专利名称：由资料信号回复时脉信号的锁相回路的制作方法
技术领域：
本发明系有关于一种锁相回路，藉以由一资料信号(DS)中回复得到一时脉信号(CL)。这种锁相回路系包括一延迟锁相回路(DLL)，具有一相位侦测器(DPD)，这个相位侦测器(DPD)具有一第一输入(M)，耦接至一连接点以供应可由这个时脉信号(CL)导出之一信号(CL1)，以及具有一第二输入(P)，耦接至一连接点以供应这个资料信号(DS)，具有一积分器(IR)，连接至这个相位侦测器(DPD)之一输出，以及具有一延迟组件(VZS)，利用一控制输入(ST)连接至这个积分器(IR)之一输出、并以其输出侧边连接至这个相位侦测器(DPD)之两个输入之一；一回路滤波器(LF)，连接至这个积分器(IR)之这个输出；以及一电压控制震荡器(VCO)，以其输入侧边连接至这个回路滤波器(LF)之一输出、并在其输出分接这个时脉信号(CL)。在这种锁相回路中，如何由一接收资料信号(举例来说，具有一任意0、1序列之二进制信号)中回复得到一时脉信号，系资料技术及电信技术之一主要问题。
为解决上述问题，一种可能方法系利用一种锁相回路(PLL)，其具有一数字相位侦测器，藉以产生一区域电压控制震荡器(VCO)之一传动信号。在这种例子中，这个资料信号之相角系在这个资料信号发生侧翼变化之各种对应情况中(也就是说当这个数据信号由逻辑位准0转换成逻辑位准1的时候，反之亦然)，与这种类型之数字相位侦测器中、这个时脉信号之时脉相位进行比较。在这种例子中，这个相位侦测器系在其输出产生下列信息，包括”时脉过早”、”时脉过晚”、或”时脉正确或相位未知”。这个信号信息系用来键入一区域电压控制震荡器(VCO)之一输出信号频率、并因此用来追踪这个数据信号之相角。这个原则，举例来说，系发表于下列论文”ClockRecovery from Random Binary Signals”，J.D.H.Alexander，Electronics Letters Vol.11，No.22(1975)，page 541-542、以及发表于下列论文”Si Bipolar Phase and Frequency Detector ICfor Clock Extraction up to 8 Gb/s”，A.Pottbkker，U.Langmann，IEEE Journal of Solid-State Circuits，Vol.27，No.12(1992)，pages 1747-1751。
在这种锁相回路(PLL)中，利用一数字相位侦测器，以由一资料信号中回复得到一时脉信号，系可以利用电路方式相当轻易地实施。然而，这个相位侦测器之数字或非线性操作方法，相较于一种线性操作方法，却不利于这个传输系统，因为在发生相位误差之任何情况中，这个相位侦测器仅能够得知这个相位误差之数学符号、而无从得知这个相位误差之差异大小。因此，我们并无法就这个传输系统指定一线性转移函数、或是就这个相位调变指定一调变频宽。并且，由于长距离数据传输系电信技术之一普遍目标(在长距离数据传输之程序中，大量信号再生器必须彼此串连)，因此，这些时脉回复电路之操作方法最好是线性的、且最好能够具有一定义明确之调变频宽。
下列文件DE198 42 711A1系揭露一种数据信号回复及时脉信号再生之电路，其中，除了这个时脉回复之锁相回路(PLL)以外，其具有一数字相位侦测器，这种电路亦需要一第二锁相回路(PLL)，其具有一线性、模拟之相位侦测器，藉以连接至这个第一锁相回路PLL之下行传输、并由这个第一级产生时脉中产生一输出时脉信号。然而，这种电路亦需要一第二电压控制震荡器(VCO)，其亦会关连额外之复杂度。
下列论文”A 155-MHz Clock Recovery Delay-and Phase-Locked Loop″，T.H.Lee，J.F.Bulzacchelli，IEEE Journal ofSolid-State Circuits，Vol.SC-27，Dec.1992，Pages 1736-1746系揭露一种同属(generic type)电路，其中，一延迟锁相回路(DLL)系组合一锁相回路(PLL)，且这个延迟锁相回路(DLL)及这个锁相回路(PLL)系彼此并联。因此，具有高效能及良好跳动特征之极快速时脉信号回复便可以达成。在这种例子中，这个使用相位侦测器系假设二种或更多种输出数值(举例来说，五种输出数值)，其系整合于一回路积分器，藉以形成一三角波信号。
如先前所述，这个控制回路之回路滤波器系具有一纯积分器，其不具有任何正比构件(如第9图所示)、并且具有函数Hf＝KD/s。这个回路滤波器之输出系连接至一电压控制震荡器VCO。这个电压控制震荡器VCO必须是一高精密度晶体震荡器(VCXO)，其频率仅仅不显著地相异于这个资料速率。这个震荡器频率及这个资料信号之资料速率间之任何差异必须利用这个回路滤波器之一稳态传动数值进行补偿，其亦可以用来控制这个可控制延迟组件。如此，这个延迟回路之相位控制范围便可以获得控制，其说明于下列章节″C.Acquisition Behavior of the D/PLL″。
如先前所述，这个延迟锁相回路/锁相回路(D/PLL)系利用这个相位转移函数(跳动转移函数)H(s)之两个极点进行架构，如章节B所述，其可以利用这些延迟锁相回路(DLL)参数KD及KΦ、及这个锁相回路(PLL)参数K0进行调整。另外，这个线性函数之正确架构亦需要线性构件，特别是，具有定义侦测器常数KD之一线性相位侦测器。因此，除了质量叙述以外，这个相位侦测器亦必须能够产生一数量叙述以表示这个相位误差。
本发明之主要目的系提供一种锁相回路(PLL)，其系由一资料信号中回复得到一时脉信号，如申请专利范围之前言所述，藉以让一线性锁相回路之设计能够进一步简化。
根据本发明，上述目的系利用一种锁相回路达成，其系由一资料信号中回复得到一时脉信号，如申请专利范围之前言所述，其中，这个相位侦测器系一非线性相位侦测器。
通常，一时脉信号系具有一预定顺序之0、1二进制编码序列，其通常亦会随着各种情况改变。
相对于此，一资料信号系承载编码信息(举例来说，一接收器并不会预先知道这个编码信息)，其包括语音资料、文字资、图形资料、或其它资料。因此，即使使用一扰频器能够在一段长时间平均后，达成一相等之0、1发生机率，这种锁相回路仍然不一定会知道(举例来说，在这个接收器侧边)这个资料信号之基准时脉信息。因此，在信息技术及通信技术中，如何由一资料信号中回复得到一时脉信号便显得格外重要。
特别是，这个相位侦测器之非线性及数字性特征系虽然这个相位侦测器系产生一质量叙述以表示两输入信号间之关连相位误差是否为正数或负数，但是这个相位侦测器却仍然无法产生任何数量叙述以表示这个相位误差之大小。这类相位侦测器亦可以称为″起停式侦测器(bang-bang detector)″。特别是，这类相位侦测器之特征系这类相位侦测器可以具有一相对低位准之复杂度。
在这种例子中，这个相位侦测器之输出系产生一信号，其举例来说，可以根据这个时脉之相角系领先或落后这个资料信号之相角、这些相角系彼此匹配、或这些相角系无法实时得知，藉以假设三种数值，亦即″时脉过早″、″时脉正确″、或″时脉过晚″。这个输出信号可以是一三元信号，其可以在这个相差具有一正数学符号时具有一正数值、在这个相差具有一负数学符号时具有一负数值、或在这个相差等于0或无法实时得知时具有一0数值。然而，这个输出信号却无法提供任何数量叙述以表示这个相差大小。
或者，这个相位侦测器之输出亦可以产生一二进制信号，其系根据这个相差是否具有正数学符号或负数学符号，藉以提供一逻辑位准0或一逻辑位准1。
这样，这种锁相回路(PLL)及一延迟锁相回路(DLL)之优点便可以组合，其不但具有高效能、并且亦具有数字相位侦测器之简易实施优点。这种延迟锁相回路(DLL)，其具有这个数字相位侦测器及这个积分器，以及这个延迟组件，其在这种例子中系设计为可控制的，系整体表示一电路组件，其电性特征系对应于一线性、模拟相位侦测器之电性特征。
根据本原则，一非线性相位侦测器系用以比较到达这个电路之一数据信号及一时脉信号。在这种例子中，这个资料信号或这个时脉信号系具有一延迟地供应至这个相位侦测器。这个相位侦测器系可以在其输出产生一传动信号(举例来说，一三元传动电压)，其系用以驱动一积分器，其系连接至这个数字相位侦测器之下行传输。为形成一延迟锁相回路(DLL)，这个积分器之输出系连接至一延迟组件，其系置于这个数字相位侦测器之输出侧边之这个资料路径或这个时脉信号路径中。在这种例子中，这个延迟组件可以是一控制延迟组件。在这种例子中，这个延迟系利用这个信号控制，其系产生于这个积分器之输出。
这个控制回路系形成一延迟锁相回路(DLL)。在这种例子中，在一非线性、极快速之控制程序中，这个时脉相位系从属于这个资料相位、或这个资料相位系隶属于这个实时脉相位。在这种例子中，这个延迟锁相回路DLL之输出信号(其系产生于这个积分器之输出)系线性取决于这个时脉相位及这个资料信号相位间之差异，假如这个延迟组件，其连接至这个数字相位侦测器之一输入，系具有一线性特征。
在这种锁相回路(PLL)中，这个信号(其系产生于这个积分器之输出)系在一回路滤波器中进行滤波，其系连接至这个积分器之下行传输、并控制连接这个回路滤波器之下行传输之一电压控制震荡器(VCO)。在这种例子中，这个回路滤波器系可以具有一正比构件及一积分构件，藉以使这个资料信号相位及这个时脉信号相位间之剩余控制误差能够等于0、或可以尽可能缩小。
在本发明之一较佳实施例中，这个回路滤波器，其系连接至这个积分器之下行传输，系具有一正比调整器构件。这个正比构件系用于实际之相位控制程序中。另外，为了在这个建议电路中产生一二阶相位转移函数，这个回路滤波器系具有一积分构件(而非使用这个延迟回路)，藉以产生这个转移函数之第二个极点。在这种例子中，这个积分器之积分常数系可以忽略地小。在这种例子中，由于这个延迟锁相回路之时间程序总是可以忽略地短，因此这个相位侦测器并不需要具有一线性响应。因此，这个回路滤波器便可以利用一较简易、非线性之相位侦测器。
在本发明电路中，这个相位转移函数之两个极点系可以利用这个锁相回路之参数进行架构，而不需要这个相位侦测器之任何定义或线性输出数值。
根据本发明之一较佳实施例，这个相位转移函数系表示为H(s)=11+s·KτK0·F+s2·TK0·Kd·F]]>
其中，F系这个回路滤波器之转移函数、Kτ系这个延迟组件之转换梯度(相位/电压)、K0系这个电压控制震荡器(VCO)之转换梯度(循环频率/电压)、Kd系这个相位侦测器常数(电压/相位)、s系复循环频率、且T系这个积分器之积分时间常数。
假设这个积分时间常数T系可以忽略地小，则这个相位转移函数H(s)将会变成H(s)=11+s·KτK0·F]]>如此，这个相位转移函数H(s)将不会具有这个侦测器常数Kd，相对于传统锁相回路(PLL)之相位转移函数Hclassical(s)，其表示为Hclassical(s)=11+s·KτK0·Kd·F]]>诚如传统之锁相回路(PLL)理论，本发明电路之相位转移函数H(s)系二阶，倘若这个转移函数F系一阶片段合理函数，亦即这个转移函数F系具有一积分构件。利用架构目的之表示式1/Kτ取代这种建议排列KD，其系未定义于一非线性或起停式相位侦测器(bang-bang phase detector)，这个二阶控制回路便可以架构为一线性系统，即使这个相位侦测器之操作方法系非线性的。
具有一积分构件之一回路滤波器之另一优点系，这个电压控制震荡器(VCO)频率及这个资料信号之资料速率间之任何差异系可以利用这个积分构件进行补偿。在这个控制程序完成后，这个延迟锁相回路(PLL)便可以利用相同于没有任何频率误差之驱动范围进行操作。有鉴于此，这个回路滤波器可以不需要一高精密度晶体震荡器。事实上，这个回路滤波器甚至可以利用一电压控制震荡器(VCO)，其系可以在一宽广范围上进行调谐，因为目前技术并无法产生如此高频之晶体震荡器。
在本发明之另一较佳实施例中，这个延迟组件系连接于供应这个资料信号之连接点及这个相位侦测器之第二输入间。在这个资料路径中，这个延迟组件之排列系这个建议原则之一可能实施方式，其系允许一特别简易之电路设计。
在一较佳实施例中(其中，这个延迟组件系排列于这个资料路径中)，这个延迟组件之一资料输入系连接至这个积分器之输出，藉以控制这种锁相回路。
在本发明之另一较佳实施例中，这个延迟组件系连接在这个电压控制震荡器(VCO)之输出及这个相位侦测器之输入间。在这种例子中，这个延迟组件系排列于这个电路之时脉路径中。
在本发明之另一较佳实施例中，倘若这个延迟组件系排列在这个时脉路径中，则这个延迟组件系连接至这个积分器之输出，藉以控制这种锁相回路。
在另一较佳实施例中，倘若这个延迟组件系排列在这个时脉路径中，则另一延迟组件系连接至输出以提供一时脉输出信号。在这种例子中，这个另一延迟组件之延迟时间最好能够小于这个时脉路径中、这个延迟组件之一延迟时间调整范围之下限。
在另一较佳实施例中，倘若这个延迟组件系排列于这个时脉路径中，这个相位侦测器及积分器系提供一匹配串联电路，其至少具有一匹配延迟组件，藉以将这个资料信号相位匹配于这个信号之相角，其可以在这个震荡器进行分接。因此，这个跳动容忍度范围便可以尽可能延伸至这个快速延迟锁相回路(DLL)设定之最大范围。
在本发明之另一较佳实施例中，这个积分器系一低通滤波器。
本发明之其它细节系申请专利范围附属项之标的。
〔图式之简单说明〕本发明系利用复数个较佳实施例，并配合所附图
式详细说明如下，其中第1图系表示本发明第一较佳实施例之方块图，其系在这个资料路径中具有一可控制延迟组件；第2图系表示本发明第二较佳实施例之方块图，其系在这个时脉路径中具有一可控制延迟组件；第3图系表示第2图之时脉信号之信号波形；以及第4图系表示第2图之锁相回路(PLL)之发展，其具有一匹配串联电路。
〔较佳实施例之详细说明〕第1图系表示一种锁相回路(PLL)，用以由一资料信号(DS)中回复得到一时脉信号(CL)。具有一信号输入(S)及一控制输入(ST)之一电压控制延迟组件(VZS)系用以将这个资料信号(DS)转换为一延迟资料信号(DS*)，其系供应至一数字相位侦测器(DPD)之一正输入(P)。这个时脉信号(CL)系供应至这个数字相位侦测器(DPD)之另一负输入(M)。一传动电压(UB)系可以在这个数字相位侦测器(DPD)之一输出进行分接，并提供一电压数值以做为这些输入信号间之相角之一函数。在这种例子中，这个传动电压(UB)系一三元电压系，举例来说，在这个数据信号(DS*)之相角过早于这个时脉信号(CL)之相角时成为一正数值、在这个资料信号(DS*)之相角过晚于这个时脉信号(CL)之相角时成为一负数值、并在这些相角彼此匹配或无法由这个资料信号取得信息(因为这个资料信号(DS)不具有侧翼变化)时成为一0数值。一积分器(IR)，其时间常数为T，系连接至这个数字或非线性相位侦测器(DPD)之输出。在这种例子中，这个时间常数T系进行设定，藉以在这个积分器(IR)之输出产生一平均电压(UD)，其系在各种例子中，对这个资料信号(DS)之复数个资料位进行平滑动作。这个平均电压(UD)系用以控制这个电压控制延迟组件VZS，其系将这个平均电压(UD)供应至这个延迟组件(VZS)之控制输入(ST)。举例来说，倘若这个传动电压UB之定义系如先前所述，则这个平均电压(UD)系作用于这个延迟组件(VZS)，藉以使其延迟组件能够随着这个平均电压(UD)之大小而增加。因此，这个资料信号(DS)之一领先相位系逐渐增加其延迟，藉以补偿这个领先幅度。这个电路，其包括这个数字相位侦测器(DPD)、积分器(IR)、及可控制延迟组件(VZS)，系形成一延迟锁相回路(DLL)。在这种例子中，在一非线性控制程序中，这个延迟数据信号DS*之相角系从属于这个时脉信号(CL)之相角，其在这种例子中系极快速。这个平均电压(UD)，其在这种例子中系产生于这个积分器(IR)之输出，系取决于这个资料信号(DS)之相位及这个时脉信号(DL)之相角间之差异。在这种例子中，倘若这个电压控制延迟组件(VZS)系具有一线性特征，则这个数据信号(DS)相角对应于这个时脉信号(CL)相角之波动系利用一线性方式转移至这个平均电压(UD)。
另外，一回路滤波器(LF)系连接至这个积分器(IR)之输出、且一电压控制震荡器(VCO)系连接至这个回路滤波器(LF)之输出，藉以使这个平均电压(UD)能够用于一锁相回路(PLL)中，藉以控制可在这个电压控制震荡器(VCO)之输出进行分接之一信号频率。在这种例子中，这个电压控制震荡器(VCO)之输出信号实施上即是这个时脉信号(CL)，其系供应至这个数字相位侦测器(DPD)之第一输入。这个回路滤波器(LF)系具有一转移函数F(s)，其具有一正比构件及一积分构件。在这种例子中，这个正比调整器构件系可以进行调整，藉以调整这个锁相回路(PLL)之频宽。这个正比构件及积分构件亦可以进行架构，藉以让这个时脉信号(CL)相角及这个资料信号(DS*)相角间之剩余控制误差等于0。
另外，这个延迟锁相回路(DLL)之安定时间系可以进行设定，藉以使其能够小于高阶锁相回路(PLL)之安定时间。这个积分器(IR)之积分时间常数(T)系相应地选择为极小。另一方面，这个积分时间常数(T)应该选择为足够长，藉以使这个平均电压(UD)能够在这个数据信号之复数个周期内进行平滑，而不需要进行管理高阶锁相回路(PLL)之控制程序。
因此，在本发明之较佳实施例中，一非线性、数字相位侦测器(DPD)系排列于一延迟锁相回路(DLL)中，藉以在这个延迟锁相回路(DLL)中、这个积分器(IR)之输出产生一线性、模拟信号，进而做为这个时脉信号(CL)及这个资料信号(DS)相角间之实时控制误差之一量测。这类数字相位侦测器(DPD)系可以特别简易地制作。在这种例子中，这个回路滤波器(LF)系一滤波器，其具有一正比构件及一积分构件，藉以让这个时脉相位可以从属于这个资料信号之相角，而不需要任何剩余控制误差。
第2图系表示这种锁相回路(PLL)之另一较佳实施例之方块图，藉以由一资料信号(DS)中回复得到一时脉信号(CL)。在这种例子中、且相对于第1图之锁相回路(PLL)，这个电压控制延迟组件(VZS)并未排列于这个资料路径中，而是排列于这个时脉路径中。因此，这个资料信号(DS)系直接供应至这个数字相位侦测器(DPD)之一输入，亦即正输入(P)、且这个电压控制延迟组件(VZS)系延迟这个时脉信号(CL)，其可以利用一时间延迟(TD)供应至这个数字相位侦测器(DPD)，藉以使一延迟时脉信号(CL1)能够供应至这个数字相位侦测器(DPD)。如第一较佳实施例所述，这个平均电压(UD)系施加于这个电压控制延迟组件(VZS)之控制输入(ST)，藉以控制这个时间延迟(TD)。这个平均电压(UD)亦经由一回路滤波器(LF)传送，藉以在其输出产生这个时脉信号(CL)时，驱动一电压控制震荡器(VCO)。另一延迟组件(VZ)，其系连接至这个电压控制震荡器(VCO)之输出、并具有一时间延迟τ，系产生一时脉输出信号(CL*)，其对应于一资料输出信号(D0)，其可以由这个数字相位侦测器(DPD)进行分接。这个数字相位侦测器(DPD)及这个积分器(IR)系组合形成一侦测器单元(DU)。
如第1图所示，这个传动电压系一三元电压，其电压数值系承载下列信息，包括″时脉过早″、″时脉正确″、或″时脉过晚″。在这种例子中，这个平均电压(UB)系取决于这个数据信号(DS)相角，其系对应于这个延迟时脉信号(CL1)相角。这个平均电压(UD)系对应于一平滑传动电压(UB)，其在这个资料信号DS之复数个资料位上系呈现常数或几乎常数。这个平均电压(UD)系用以设定这个电压控制延迟组件(VZS)之时间延迟(TD)。第2图所示之延迟锁相回路(DLL)，其包括这个数字相位侦测器(DPD)、这个积分器(IR)、及这个电压控制延迟组件(VZS)，系利用一非线性方式追踪这个延迟时脉信号(CL1)之相位、而不能极快速地追踪这个资料信号(DS)之相角。相对于此，这个数据相位之缓慢波动系线性转移至这个平均电压(UD)，其电压控制延迟组件(VZS)系具有一线性特征。这样，这个相位侦测器(DPD)之非线性特征便可以去除，因为在这个延迟锁相回路(DLL)中，这个相差，其可以利用这个数字相位侦测器(DPD)进行识别，系极快速地降低为0。
这个平均电压信号(UD)，其可以利用这个延迟锁相回路(DLL)产生于这个积分器(IR)之输出、并且正比于这个资料信号(DS)相对于这个时脉信号(CL1)之相位波动，系经由一回路滤波器(LF)驱动一电压控制震荡器(VCO)。
相较于第1图所示之锁相回路(PLL)，第2图所示之锁相回路(PLL)系具有下列优点，亦即插入这个时脉路径之一电压控制延迟组件(VZS)系可以利用较简易电路产生，相较于这个资料路径之排列。
第3图系第2图所示之时脉信号之时脉信号波形。这乃是表示这个时脉信号(CL)，其可以在这个电压控制震荡器(VCO)之输出、这个时脉输出信号(CL*)、及这个时脉信号(CL)进行分接，其系利用这个电压控制延迟组件(VZS)延迟这个时间延迟(TD)。这个时脉输出信号(CL*)相对于这个时脉信号(CL)之时间延迟系表示为τ。这个时间延迟可以在一限制范围内进行调整，其间隔边界系TMIN至TMAX。这些间隔边界TNIN、TMAX系满足下列条件，包括最小延迟时间(TMIN)必须大于这个另一延迟组件(VZ)之时间延迟τ。另外，最大延迟时间(TMAX)必须小于这个时间延迟τ及这个震荡器信号(TP)周期之总和。倘若这个电路系利用正反器，其具有显著之设定及维持时间，则这些设定及维持时间必须列入考量，当设定这个延迟时间(TD)之间隔边界条件时。
第4图系表示一匹配串联电路，其可以连接至第2图所示之侦测器单元(DU)。在这种例子中，这个匹配串联电路系具有两个或更多个延迟组件T1至Tn及τ1至τn，藉此，这个资料信号(DS)之相角系可以在这个电压控制震荡器(VCO)之输出、连续匹配至这个时脉信号(CL)之相角。在这种例子中，一方面系提供具有一固定延迟时间τ1至τn之延迟组件，另一方面则会提供具有一可变延迟时间T1至Tn之延迟组件。在这种例子中，这些图式符号τk(k＝1，...，n)及Tk(k＝1，...，n)并不仅是表示对应构件，并且亦表示个别构件之延迟时间。
对于一匹配串联电路而言，其系在没有任何误差之情况下进行操作，这个条件τk-1+Tk≥τk必须要满足，藉以使第k个正反器能够触发于第(k-1)个正反器之前或同时，如正常平移缓存器之例子。因此，一延迟组件之最小延迟时间系表示为Tkmin≥τk-τk-1。并且，一延迟组件之最大延迟时间系表示为Tmax≥TP+τk-τk-1。倘若这个资料间隔系完全利用，则Tmax＝TP+Tmin。由此可知，一延迟组件Tk之延迟时间至多可以覆盖一个周期TP，举例来说，由Tkmin至Tkmin+TP。因此，对于n个串联变化，这个锁相回路(PLL)之跳动容忍度将会增加至n×2π。然而，在这种例子中，这些正反器FF1至FFn之设定及维持时间，其系连接至这些延迟组件τ1至τn，系已经忽略。在第4图中，具有一可调整延迟时间T1至Tn之延迟组件系取代第2图之可控制延迟组件(VZS)。这个平均电压(UD)系控制第4图之所有可控制延迟组件T1至Tn之延迟时间。第2图所示之电压控制震荡器(VCO)输出系同时连接至这个控制延迟组件Tn及这个未控制延迟组件τn之输入。这个控制延迟组件T1之输出(即产生延迟时脉信号CL1之输出)系连接至这个侦测器单元(DU)之数字相位侦测器(DPD)。这些控制延迟组件T1至Tn系彼此串连。一正反器FFk(k＝1，...，n)之时脉输入C系连接至个别未控制延迟组件τK之输出。这些正反器FFk系彼此串连，其中，第一正反器FF1之资料输入(D)系连接至这个侦测器单元(DU)之资料输出(D0)，且在这种例子中，一资料输出信号Dn系产生于第n个正反器FFn之资料输出Q。
第4图所示之匹配串联电路系能够让这个数字相位侦测器(DPD)输出之资料输出信号能够追踪这个输入资料信号(DS)之主要相位调变，其频率系大于这个架构锁相回路(PLL)之频宽，藉以做为这个延迟锁相回路(DLL)之一速度函数。
〔图式符号〕C→时脉输入CL→时脉信号CL1→由时脉信号导出的信号CL*→时脉输出信号D→资料输入D0→资料输出信号DPD→数字相位侦测器DS→资料信号DS*→延迟资料信号DU→侦测器单元FF1→正反器FF2→正反器FFn→正反器F(s)→转移函数IR→积分器LF→回路滤波器M→负输入P→正输入Q→输出S→信号输入ST→控制输入T→积分时间常数TD→延迟时间τ→延迟时间TMAX→最大延迟时间TMIN→最小延迟时间T0→时间周期τ1→延迟组件τ2→延迟组件τn→延迟组件
T1→延迟组件T2→延迟组件Tn→延迟组件UB→传动电压UC→控制电压UD→平均电压VCO→电压控制震荡器VZ→延迟组件VZS→电压控制延迟组件
权利要求
1.一种锁相回路，用以由一资料信号(DS)回复一时脉信号(CL)，具有一延迟锁相回路(DLL)，具有一相位侦测器(DPD)，该相位侦测器(DPD)具有一第一输入(M)，耦接至一连接点以供应可由该时脉信号(CL)导出之一信号(CL1)，及具有一第二输入(P)，耦接至一连接点以供应该资料信号(DS)，具有一积分器(IR)，连接至该相位侦测器(DPD)之一输出，及具有一延迟组件(VZS)，利用一控制输入(ST)连接至该积分器(IR)之一输出、并以其输出侧边连接至该相位侦测器(DPD)之两个输入之一；一回路滤波器(LF)，连接至该积分器(IR)之该输出；以及一电压控制震荡器(VCO)，以其输入侧边连接至该回路滤波器(LF)之一输出、并在其输出分接该时脉信号(CL)；其特征在于该相位侦测器(DPD)系一非线性相位侦测器。
2.如申请专利范围第1项所述之锁相回路，其特征在于该非线性相位侦测器(DPD)系在其输出产生一信号，其可以在各种情况中成为三种状态之一，包括一第一状态，其中，该时脉信号之相位系领先该资料信号之相位，一第二状态，其中，该时脉信号之相位系落后该资料信号之相位，以及一第三状态，其中，该等相角系彼此匹配或无法实时得知。
3.如申请专利范围第1项所述之锁相回路，其特征在于该非线性相位侦测器(DPD)系在其输出产生一二进制信号。
4.如申请专利范围第1至3项之任一项所述之锁相回路，其特征在于该回路滤波器(LF)系具有一正比调整器构件及一积分调整器构件。
5.如申请专利范围第1至4项之任一项所述之锁相回路，其特征在于该延迟组件(VZS)系连接于供应该资料信号(DS)之该连接点、及该相位侦测器(DPD)之该第二输入间。
6.如申请专利范围第5项所述之锁相回路，其特征在于为控制该锁相回路，该延迟组件(VZS)系连接至该积分器(IR)之该输出。
7.如申请专利范围第1至4项之任一项所述之锁相回路，其特征在于该延迟组件(VZS)系连接于该电压控制震荡器(VCO)之该输出、及该相位侦测器(DPD)之该第一输入间。
8.如申请专利范围第7项所述之锁相回路，其特征在于为控制该锁相回路，该延迟组件(VZS)系连接至该积分器(IR)之该输出。
9.如申请专利范围第8项所述之锁相回路，其特征在于另一延迟组件(VZ)系连接至该电压控制震荡器(VCO)之该输出，藉以提供一时脉输出信号(CL*)。
10.如申请专利范围第7至9项之任一项所述之锁相回路，其特征在于一匹配串联电路，其系连接至该数字相位侦测器(DPD)及该积分器(IR)、并至少具有另一控制延迟组件(T2)，用以匹配一资料输出信号(D0)之相角。
11.如申请专利范围第1至10项之任一项所述之锁相回路，其特征在于该积分器(IR)系一低通滤波器。
12.如申请专利范围第9项所述之锁相回路，其特征在于该另一延迟组件(VZ)之延迟组件(τ)系小于该控制延迟组件(VZS)之可调整时间延迟(TD)之一下限。
全文摘要
一种锁相回路，用以由一资料信号(DS)回复一时脉信号(CL)、并具有包括一非线性数字相位侦测器(DPD)之一延迟锁相回路(DLL)。该延迟锁相回路，其内嵌于本实施例之一锁相回路中，之动作系相似于一线性相位侦测器。上述锁相回路可以利用低成本制作、且特别适用于数据通信中。
文档编号H03L7/085GK1479973SQ01820189
公开日2004年3月3日 申请日期2001年12月3日 优先权日2000年12月7日
发明者R·恩特里克, R 恩特里克 申请人:因芬尼昂技术股份公司