专利名称：输入/输出缓冲器的制作方法
技术领域：
本发明涉及输入/输出缓冲器，输入缓冲器，及输出缓冲器。
背景技术：
由于近来在多媒体的进步及非对称数字用户线(ADSL)及无线LAN的普及，有个人计算机(PC)的家庭数目已经增加。需要在个人计算机外围设备中降低能耗。这样，外围设备电路被小型化并以低电压操作。当电路没有被加电时，或当对低电压电路提供大于工作电压的电压信号时，必须对这种低电压电路进行保护。
PC通常借助于总线或输入/输出端口(I/O端口)连接到显示器，鼠标，打印机，存储器，调制解调器，或游戏装置。
总线被分为内部总线或外部总线。内部总线连接CPU与存储器。外部总线连接CPU与I/O端口(例如，图形板或SCSI板)。外部总线的例子例如包括工业标准结构(ISA)，外部设备互连(PCI)，小型计算机系统接口(SCSI)，IEEE 1394，万能串行总线(USB)，集成驱动电子设备(IDE)，及AT附件(ATA)。
I/O端口是连接PC与外围设备的接口，并通常包括端口独占的连接器。I/O端口包括例如连接到鼠标和调制解调器的串行端口，连接到打印机的并行端口，及连接到游戏装置的游戏端口。
图1是表示与操纵杆连接的游戏端口(操纵杆端口)中的连接针的布局的例子示意图。包括+5V(伏特)电源端子、数字输入端子、模拟输入端子及接地端子的操纵杆端口连接器71可连接到操纵杆A和B。现在将讨论其中每一具有两个按钮的操纵杆A和B的一例。
+5电源端子通常直接连接到母板，电流通过+5电源端流向母板。数字信号(图1中是A1，A2，A3，A4)从与端口连接的操纵杆A和B的按钮输入。例如当操纵杆A和B的按钮被推动时，则数字输入端接收低电平(V)信号，且当操纵杆A和B的按钮没有被推动时，接收高电平信号。
模拟输入端接收与操纵杆A和B的电阻一致的模拟信号(AX，AY，BX，BY)。
更具体来说，操纵杆端口包括如图2所示通过输入/输出缓冲器73连接到模拟输入端的单触多谐振荡器72。例如电阻为2.2kΩ的电阻器74连接在模拟输入端子与多谐振荡器72之间。0.011μF定时电容器75连接在多谐振荡器72输出端与接地端之间。操纵杆A和B每一个具有可变电阻器76(0到100kΩ)。电阻器76具有与+5电源端连接的第一端及与模拟输入端连接的第二端。
当从操纵杆A和B对模拟输入端提供模拟信号时，多谐振荡器72产生高电平(5V)的输出信号。高输出信号使电容器75充电。当电容器75的电压达到3.3V时，多谐振荡器72产生低电平(0V)信号。当多谐振荡器72输出高信号时，操纵杆A和B的电阻正比于可变电阻器76的电阻。换言之，操纵杆A和B的位置信息可从可变电阻器76的电阻检测出。
由于接口(I/O端口)的操作电压的降低，外围设备中使用的电路不是在相同电源电压下操作。这样，对于I/O端口的输入/输出缓冲器必须能够接收电压大于输入/输出缓冲器操作电压的信号。
例如，当输入/输出缓冲器73的电源电压为3.3V时，用于操作操纵杆A和B的5V电压信号输入到输入/输出缓冲器73的输入端。这种情形下，输入/输出缓冲器73必须能够接受5V电压信号。
已知以下的输入/输出缓冲器能够接受电压大于电源电压的信号第一先有技术例，具有容许功能的输入/输出缓冲器；以及第二先有技术例，在输入/输出缓冲器中被施加大于操作电压的电压信号的电路部分，具有电压阻抗功能的输入/输出缓冲器。
图3是根据第一先有技术例子的输入/输出缓冲器81的示意框图。输入/输出缓冲器81包括一输入/输出电路82，输入电路83，输出电路84，及容许电路85。
输入/输出电路82向输入电路83及容许电路85发送作为外部输入信号的电压信号EB。容许电路85产生具有根据输入电压信号EB的电压的电压信号BP。输入电路83通过把电压信号EB(外部输入信号)调节到最优信号X而产生信号X，并向内部电路(未示出)输出信号X。
输出电路84从内部电路接收数据信号A及输出控制信号C。输出电路84根据输出控制信号C产生控制信号AP及AN，并向输入/输出电路82提供控制信号AP和AN。输入/输出电路82响应控制信号AP和AN产生电压信号EB，并向外部设备发送电压信号EB。
以下将详细说明输入/输出缓冲器81的电路。该输出电路是一般使用的电路，于是将不对其进行讨论。
图4是输入/输出电路82的电路图。输入/输出电路82包含P-通道MOS晶体管(PMOS晶体管)Pt1和Pt2，及N-通道MOS晶体管(NMOS晶体管)Nt1和Nt2。
晶体管Pt1和Pt2串联，晶体管Pt1的源极连接到第一高压电源VDE。晶体管Pt1的栅极从外部电路84接收控制信号AP。晶体管Pt1的漏极连接到晶体管Pt2的源极。晶体管Pt2的栅极连接到低压电源VSS，且晶体管Pt2漏极连接到晶体管Nt1的漏极。
晶体管Pt1和晶体管Pt2的背栅极每一个连接到容许电路85的输出，并具有与容许电路85产生的电压信号BP基本相同的电压。
晶体管Nt1和Nt2串联，且晶体管Nt2的源极连接到低压电源VSS。晶体管Pt2、Nt1漏极彼此连接，且晶体管Pt2和Nt1之间的结点N1连接到电压信号EB的输入/输出端82a。第一高电压电源VDE是对连接到输入/输出缓冲器81的外部电路供给例如3.3V电压的操作电压的电源。低电压电源VSS接地(GND)。
晶体管Nt1的栅极连接到电源高电压电源VDE，且晶体管Nt1的背栅极连接到低电压电源VSS。晶体管Bt2的栅极接收来自输出电路84的控制信号AN，且晶体管Nt2的背栅极连接到低电压电源VSS。
图5是容许电路85的电路图。容许电路85包含电阻器R1和PMOS晶体管Pt3到Pt5。
作为输入保护电路的电阻器R1其一端连接到输入/输出电路82的结点N1(输入/输出电路82)，另一端连接到晶体管Pt3的栅极。电阻器R1降低作为外部输入信号输入到输入/输出电路的电压信号EB的电压。其电压已被降低的电压信号EB(电压信号EBR)提供给晶体管Pt3的栅极。
晶体管Pt3的源极连接到第一高压电源VDE，且晶体管Pt3的漏极连接到晶体管Pt4的源极。晶体管Pt4和Pt5串联，并且有连接到第一高压电源VDE的栅极。晶体管Pt5的漏极连接到晶体管R1和晶体管Pt3之间的结点N2。对晶体管Pt5的漏极提供晶体管Pt3的栅极电压(电压信号EBR)。
晶体管Pt3到Pt5的背栅极连接到其它晶体管的背栅极及晶体管Pt3与Pt4之间的结点。容许电路85输出电压信号BP，其电压与晶体管Pt3与Pt4之间的结点的电压相同。
图6是输入电路83的电路图。输入电路83包括PMOS晶体管Pt6到Pt8及NMOS晶体管Nt3到Nt7。晶体管Nt3的漏极连接到第一高压电源VDE，且晶体管Nt3的源极与栅极彼此连接。晶体管Nt4和Nt5串联，晶体管Nt4和Nt5的栅极连接到第一高压电源VDE。晶体管Nt5的源极连接到容许电路85的结点N2并接收晶体管Pt3的栅极电压(电压信号EBR)。晶体管Nt4的漏极连接到晶体管Nt3的源极，且晶体管Nt4与Nt3之间的结点电压提供给晶体管Pt7与Nt6的栅极。晶体管Nt3到Nt5的背栅极每一个连接到低压电源VSS。
晶体管Pt6的源极连接到第一高压电源VDE，且晶体管Pt6的栅极连接到容许电路85的结点N2以接收电压信号EBR。晶体管Pt6的漏极连接到晶体管Pt7的源极，且晶体管Pt7连接到晶体管Nt6。晶体管Nt6的源极连接到低压电源VSS。晶体管Pt6和Pt7的背栅极连接到容许电路85的输出，并具有与电压信号BP大致相同的电压。晶体管Nt6的背栅极连接到低压电源VSS。
晶体管Pt8与Nt7的栅极连接到晶体管Pt7与Nt6的漏极。晶体管Pt8的源极连接到第二高压电源VDI，且晶体管Pt8的漏极连接到晶体管Nt7的漏极。晶体管Nt7的源极连接到低压电源VSS。第二高压电源VDI是用于对内部电路提供例如1.8V操作电压的电源。晶体管Pt8的背栅极连接到第二高压电源VDI，且晶体管Nt7的背栅极连接到低压电源VSS。具有晶体管Pt8和Nt7的漏极电压的信号X提供给内部电路(未示出)。
现在将讨论其中电压信号EB(外部输入信号)输入到输入/输出缓冲器81的一例。
1.其中电压信号EB接近低压电源VSS电压的情形这种情形下，晶体管Pt3在容许电路85中接通。于是，容许电路85输出电压信号BP，其电压与第一高压电源VDE相同。
在输入电路83中，晶体管Pt6接通且晶体管Pt7的源极连接到第一高压电源VDE。在这一状态下，电源VDE激活晶体管Nt4和Nt5，且晶体管Nt3去活。这向晶体管的栅极输入电压信号EBR，转而又激活晶体管Pt7并使晶体管Nt6去活。其结果是，晶体管Pt8和Nt7的栅极连接到高压电源VDE。这使晶体管Pt8去活并激活晶体管Nt7。于是输入电路输出信号X，该信号具有低压电源VSS的电压，即低电平。
2.电压信号EB接近高压电源VDE电压的情形(在满足条件EB＜VDE下)这种情形下，在容许电路85中，晶体管Pt3到Pt5难以接通，且晶体管Pt3到Pt5的功能如同串联的电阻器。于是，容许电路85输出电压信号EBR，或与第一高压电源VDE有大约相同电压的电压信号BP。
在输入电路83中，晶体管Pt6断开。这种状态下，虽然由于栅极-源极电压小而使Nt3和Nt5难以接通，但其电压稍稍低于高压电源VED电压的电压信号(例如，当高压电源VDE有3.3V时，该电压信号大约为3.1V)输入到晶体管Pt7和Nt6的栅极。响应该电压信号，晶体管Pt7接通且晶体管Nt6接通。其结果是，低压电源VSS连接到晶体管Pt8和Nt7的栅极。这激活了晶体管Pt8并使晶体管Nt7去活。于是，输入电路83输出第二高压电源VDI的电压，或高电平的信号X。
3.其中电压信号EB超过第一高压电源VDE这种情形下，在容许电路85中，晶体管Pt5由于源极的电压(电压信号EBR)大于栅极电压(高压电源VDE)而接通。这种状态下，晶体管Pt4以相同的方式接通。于是，容许电路85输出其电压大约与电压信号EB相同的电压信号BP。
在输入电路83中，晶体管Pt6被去活。这种状态下，晶体管Nt4由于其源极电压(电压信号EBR)大于栅极电压(高压电源VDE)而被切断。同样地，晶体管Nt5切断。然而，晶体管Nt3的栅极电压增加并激活晶体管Nt3。这种状态下，对晶体管Pt7和Nt6的栅极提供其电压从第一高压电源VDE被晶体管Nt3的阈值电压降低的电压信号。响应该电压信号，晶体管Pt7切断，且晶体管Nt6接通。其结果是，晶体管Pt8和Nt7的栅极连接到低压电源VSS。这激活晶体管Pt8并去活晶体管Nt7。于是，输入电路83输出第二高压电源VDI的电压，或高电平信号X。
晶体管Pt6和Pt7的背栅极与该电压信号有相同的电压(根据电压信号EB被调节的电压)。这样，即使电压信号EB的电压大于第一高压电源VDE的电压，栅极电压也变得大于背栅极电压，并在晶体管PT6和Pt7中呈现泄漏电流的产生。于是，输入/输出缓冲器81把电压信号EB调节到适当的电压(内部电路的操作电压)，并且即使有大于操作电压(3.3V)的电压信号EB(例如5V)的外部输入信号输入到输入/输出缓冲器81，也输出电压信号EB。
当第一高压电源VDE不对输入/输出缓冲器81提供电能(去活状态)时，装置可能被损坏且泄漏电流可能在输入/输出缓冲器81中流动。通常，在个人计算机等中，电源电路连续被加电。这种状态下，电压信号可能从外部电路输入到去活的输入/输出缓冲器81。这种情形下，大于电源电压的电压的施加可能损坏装置或产生泄漏电流。
更具体来说，如果当输入/输出缓冲器81没有供电(高压电源VDE)时，高压信号EB从外部装置输入到输入/输出缓冲器81，则大于电源VDE电压的电压施加在晶体管Pt2栅极与漏极及晶体管Nt1，Pt3，Pt5和Nt5的栅极和源极之间。这种情形下，大于操作电压的高压施加到每一晶体管的栅极氧化膜上。这会在栅极和漏极之间及栅极与源极之间产生短路。这样，输入/输出缓冲器81不适合具有热插拔功能的设备。
在预定的电路部分具有电压阻抗功能的输入/输出缓冲器中，直接接收高压信号的氧化膜必须形成得较厚，而其它晶体管的栅极氧化膜有普通厚度形成。这就增加了电路的成本，并增加了处理时间。
为了解决以上问题，日本公开专利申请No.2000-29551使用现在将讨论的一种缓冲器保护电路。
图7是作为缓冲器保护电路的一种先有技术电压产生器91的电路图。电压产生器91包括PMOS晶体管92到94及NMOS晶体管95到97。晶体管92的源极和晶体管95的栅极连接到电源VDD。晶体管95的漏极连接到晶体管92的栅极，且晶体管95的源极连接到电源VSS(接地)。两个二极管-连接的晶体管96和97串联在晶体管92漏极与端子PAD之间。
当存在电源电压VDD时，电压产生器91产生具有大约与电源电压VDD相同电压的基准电压VDD2。当电源电压VDD不存在时，电压产生器91使输入到端子PAD的电压信号的电压降落达对应于两个二极管的电压。电压产生器91调节输入到端子PAD的电压信号到适当的电压，并产生基准电压VDD2。这保护了电路避免了输入到端子PAD的高压信号，而不论电源VDD是否存在。
然而，电压产生器(图7)有以下所讨论的缺陷。
(1)晶体管的背栅极连接到电源VSS(接地)。这样，当电源VDD不存在时(VDD＝0)，高压施加在每一晶体管96与97的栅极与背栅极之间。这会引起器件损坏。当晶体管96和97是PMOS晶体管时，这种缺陷也会出现。
(2)为了充分控制二极管-连接的晶体管96和97中的压降，晶体管94在端子和电源VSS之间设置一DC通道。然而，在DC通道中，电源VDD的电压降低到大约与电源VSS相同的电压。进而，当晶体管94被激活时，基准电压VDD2降低。这样，不能产生具有所需电压电平的基准电压VDD2。当NMOS晶体管构成晶体管94并且电源VSS构成晶体管94的栅极输入时，消除了电流通过其流动的通道。其结果是，输入到端子PAD的高压信号不能降低到适当的电压以产生基准电压VDD2。
(3)由晶体管96和97构成的二极管的正向是从结点A向端子PAD的方向。这样，当在结点A处的电压变为大于端子PAD处的电压(例如，如果提供给端子PAD的电压信号与电源电压(接地)的电压相同)时，电流从结点A向端子PAD流动。这就降低了基准电压VDD2，并不能以所需的电压电平产生基准电压VDD2。如果当PMOS晶体管构成晶体管96和97时电压信号输入到端子PAD，结的温度效应增加了每一PMOS晶体管的电阻。这增加了施加到每一PMOS晶体管的电压之间的差并损坏器件。
发明内容
本发明的目的是要提供一种输入/输出缓冲器，输入缓冲器，及输出缓冲器，不论是否供电，就由外部装置提供的电压信号对电路进行保护。
为了实现以上目的，本发明提供了一种输入/输出缓冲器，用于高压电源和低压电源并接收外部电压信号。该输入/输出缓冲器包括可与高压电源及低压电源连接的基准电能产生电路，用于转换外部电压信号的电压，并产生基准电能。基准电能产生电路具有包括多个MOS晶体管的保护电路，用于当输入/输出缓冲器接收外部电压信号且没有被提供高压电源的电压时，把外部电压信号电压降低到预定电压。每一MOS晶体管具有与预定结点连接的背栅极，在该结点电压小于高压电源的电压并大于低压电源的电压。
本发明的另一方式是一种输入/输出缓冲器，用于接收通过电阻器的外部电压信号和基准电压信号。该输入/输出缓冲器具有包括n-通道MOS晶体管的输入电路和与该n-通道MOS晶体管连接的比较器。n-通道MOS晶体管包括用于通过电阻器接收外部电压信号的源极，连接到该源极的栅极，及用于接收基准电能的漏极，其电压由分压电阻器分压。比较器比较外部电压信号与基准电压信号，以便从比较确定外部电压信号的电压是否大于预定的阈值电压。
本发明的又一方式是用于关于从外部装置输入的电压信号保护输入/输出缓冲器的方法。该输入/输出缓冲器连接到高压电源及低压电源，并包括输入/输出电路用于与外部装置传送数据。该方法包括以多个MOS晶体管把电压信号的电压降低到预定的电压，这些晶体管串联在高压电源与低压电源之间。每一MOS晶体管具有背栅极，以便当输入/输出缓冲器没有提供高压电源电压时产生基准电能。该方法还包括对输入/输出电路提供基准电能，并对每一MOS晶体管的背栅极提供小于高压电源电压并大于低压电源电压的电压。
本发明的又一方式是输入缓冲器，与高压电源和低压电源使用并用于接收外部电压信号。输入缓冲器包括基准电能产生电路，可连接到高压电源和低压电源，用于转换外部电压信号的电压并产生基准电能。基准电能产生电路具有包括多个MOS晶体管的保护电路，用于当接收外部电压信号且高压电源的电压没有提供时，把外部电压信号的电压降低到预定的电压。每一MOS晶体管具有连接到预定结点的背栅极，在该结点电压小于高压电源电压并大于低压电源电压。
本发明的另一方式是一种输入缓冲器，用于通过电阻器及基准电压信号接收外部电压信号。输入缓冲器具有包括n-通道MOS晶体管的输入电路和连接到n-通道MOS晶体管的比较器。n-通道MOS晶体管包括用于通过电阻器接收外部电压信号的源极，连接到源极的栅极，及用于接收基准电能的的漏极，其电压由分压电阻器分压。比较器比较外部电压信号与基准电压信号，以便从比较确定外部电压信号的电压是否大于预定的阈值电压。
本发明的另一方式是一种输出缓冲器，与高压电源及低压电源使用并用于接收外部电压信号。输出缓冲器包括可连接到高压电源和电压电源的基准电能产生电路，用于转换外部电压信号的电压并产生基准电能。基准电能产生电路具有包括多个MOS晶体管的保护电路，用于当输出缓冲器接收外部电压信号且没有提供高压电源电压时，把外部电压信号的电压降低到预定的电压。每一MOS晶体管具有连接到预定结点的背栅极，在该结点电压小于高压电源电压并大于低压电源电压。
从以下结合以例子表示本发明原理的附图的说明，本发明的其它方式和优点将更为明显。
通过参照与附图一同提供的优选实施例的以下说明，能最好地理解本发明与其目的和优点，其中图1是表示先有技术中操纵杆端口连接针的图示；图2是表示操纵杆模拟输入的图示；图3是先有技术缓冲器的示意框图；图4是表示图3的输入/输出缓冲器的电路图；图5是表示图3的输入/输出缓冲器的容许电路的电路图；图6是表示图3的输入/输出缓冲器的输入电路的电路图；图7是先有技术电压产生器的电路图；图8是表示根据本发明第一实施例的输入/输出缓冲器的示意框图；图9是表示图8的输入/输出缓冲器的输入/输出电路的电路图；图10是表示图8的输入/输出缓冲器的容许电路的电路图；图11是表示图8的输入/输出缓冲器的输入电路的电路图；图12是表示图8的输入/输出缓冲器的电能产生电路的电路图；图13是表示图12的电能产生电路的保护电路的图示；图14是表示图12的电能产生电路的一操作例子的图示；
图15是表示保护电路进一步的例子的图示；图16A和16B是表示保护电路进一步的例子的图示；图17是表示根据本发明第二实施例的输入/输出缓冲器的电路图；图18A和18B是表示第二实施例的输入电路的电路图；图19是表示根据本发明第三实施例的输入缓冲器的示意框图；图20是表示第三实施例的输出缓冲器的示意框图；图21A到21C是表示根据本发明第四实施例上拉输入缓冲器的图示；图22A和22B是表示设有故障-保险功能的图21A到21C的输入缓冲器的图示；图23A和23B是表示第四实施例的上拉输入缓冲器的图示；图24A和24B是表示设有故障-保险功能的图23A到23C的输入缓冲器的图示；图25A和25B是设有故障-保险功能的第一实施例的输入/输出电路的图示。
具体实施例方式
在所有附图中相同的标号用于相同的元件。
图8是表示根据本发明第一实施例的输入/输出缓冲器11的示意框图。输入/输出缓冲器11包括输入/输出电路12，输入电路13，输出电路14，容许电路15，及电能产生电路(基准电能产生电路)16。
输入/输出电路12向输入电路13，容许电路15，及电能产生电路16提供作为外部输入信号EB的电压信号EB。根据电压信号EB的电压，电能产生电路16产生用于输入/输出缓冲器11的操作电能(基准电能)VD0。电能产生电路16向输入/输出电路12，输入电路13，及容许电路15提供基准电能VD0。容许电路15产生电压信号BP，其电压与输入电压信号EB对应。根据基准电能VD0，输入电路13调节电压信号EB到适当的电压，以产生信号X并向内部电路(未示出)输出信号X。
当输出电路14从内部电路接收数据信号A及输出控制信号C时，输出电路14根据输出控制信号C产生控制信号AP和AN。控制信号AP和AN提供给输入/输出电路12。响应控制信号AP和AN，输入/输出电路12产生电压信号BP，并输出电压信号EB(输出信号)。
现在将详细讨论输入/输出缓冲器11中每一电路的构成。输出电路14是广泛使用的电路，故将不予讨论。
图9是输入/输出电路12的电路图。输入/输出电路12包括PMOS晶体管Pt1和Pt2及NMOS晶体管Nt1和Nt2。在输入/输出电路12中，对晶体管Pt1的源极和晶体管Nt1的栅极提供基准电能VD0。输入/输出电路12其余部分与图4中所示输入/输出电路82相同。
图10是容许电路15的电路图。容许电路15包括作为保护电阻的电阻器R1，及PMOS晶体管Pt3到Pt5。在容许电路15中，对晶体管Pt3的源极和晶体管Pt4和Pt5的栅极提供基准电源VD0。容许电路15的其余部分与图5中所示的容许电路85相同。
图11是输入电路13的电路图。输入电路13包括PMOS晶体管Pt6和Pt8及NMOS晶体管Nt3到Nt7。在输入电路13中，对晶体管Pt6的源极，晶体管Nt3的漏极，及晶体管Nt4与Nt5的栅极提供基准电能VD0。输入电路13的其余部分与图6所示输入电路相同。
图12是电能产生电路16的电路图。电能产生电路16包括PMOS晶体管Pt6到Pt15，NMOS晶体管Nt8到Nt12，及电阻器R2。
晶体管Nt8和Pt9的栅极及晶体管Pt10的源极连接到高压电源VDE(例如3.3V)。晶体管Nt8的源极连接到低压电源VSS(接地)，且晶体管Nt8的漏极连接到晶体管Pt9的源极及晶体管Pt10的栅极。晶体管Nt18的背栅极连接到低压电源VSS。晶体管Pt9及晶体管Pt10的背栅极连接到容许电路15的输出，并具有与电压信号BP大约相同的电压。
晶体管Pt11到Pt14串联到晶体管Pt9的漏极。晶体管Pt15连接到晶体管Pt14，使得晶体管Pt11到Pt14反向连接。电压信号EB通过用作静电放电保护(ESD)的电阻器R2输入到晶体管Pt15漏极。
晶体管Nt9到Nt12(电压维持电路)串联。每一晶体管Nt9到Nt12的栅极连接到相关的漏极，且每一晶体管Nt9到Nt12的背栅极连接到低压电源VSS。晶体管Nt12的源极连接到低压电源VSS。晶体管Nt9的漏极连接到晶体管Pt10的源极及晶体管Pt11的源极。电能产生电路16输出基准电能VD0，其电压与结点N4的电压相同。
在电能产生电路16中，作为二极管-连接的晶体管Pt11到Pt15的功能是作为保护电路17。
图13是表示在保护电路17中晶体管构成的图示。如图13所示，晶体管Pt11到Pt15是例如在P-型硅基片上形成的PMOS晶体管。每一晶体管Pt11到Pt15的背栅极连接到相关的漏极，且晶体管Pt15的背栅极连接到晶体管Pt15的源极。
晶体管Pt11到Pt14在正向(PN)接收基准电能VD0。晶体管Pt15在反向接收基准电能VD0。就是说，晶体管Pt11到Pt15是二极管-连接的以便以PN-PN-PN-PN-NP的方式接收基准电能VD0。
现在参照图14讨论第一实施例的输入/输出电路11的操作。图14是表示电能产生电路16的操作例子的图示。
首先讨论对输入/输出电路11提供电能(高压电源)的情形。这种情形下，电能产生电路16中，晶体管Nt8接通，并把晶体管Pt10的栅极连接到低压电源VSS。这激活了晶体管Pt10。这种状态下，参见图14，电能产生电路16产生基准电能VD0，其电压与高压电源VDE相同，而不论电压信号(外部输入信号)EB的电压如何。即使当输入了其电压(例如6V)大于高压电源VDE的电压信号EB，晶体管Nt11到Nt15把电压信号EB的电压降低到高压电源VDE的电压(3.3V)。这样，基准电能VD0以大约3.3V输出。
现在将讨论不对输入/输出缓冲器提供电能(即高压电源VDE基本上为0V)的情形。
这种情形下，在电能产生电路16中晶体管Nt8断开且晶体管Pt9接通。这种状态下，晶体管Pt10断开且电能产生电路16产生基准电能VD0，其电压是与电压信号EB一致的，如图14所示。
更具体来说，当输入电压信号EB其电压基本上与低压电源VSS相同的时，基准电能VD0的电压变为与低压电源的电压VSS(0V)相同。当输入电压信号EB其电压基本上与高压电源VSS(3.3V)相同的时，电能产生电路16产生基准电能VD0(图14中，2.07V)，其电压是通过以晶体管Pt11到Pt15降低电压信号EB的电压而获得的。
当输入电压信号EB有大于高压电源VDE的电压时，电能产生电路16产生基准电能VD0(图14中，3.62V)，其电压是通过以晶体管Pt11到Pt15降低电压信号EB的电压而获得的。
这样，即使当没有对电能产生电路16提供电能(高压电源VDE)时输入了电压信号EB，电能产生电路16仍产生大约3V的基准电能VD0。
多个(第一实施例中是四个)晶体管Nt9到Nt12连接在结点N4与低压电源VSS之间(参见图12)。这样，流过晶体管Nt9到Nt12的泄漏电流很小。这种情形下，在晶体管Nt9到Nt12处的栅极电压分别为3.3V，2.16V，1.24V，及0.52V，并在晶体管Nt9到Nt12通道中的泄漏电流降低到几十毫微安。
由于晶体管Pt15反向(NP)连接到晶体管Pt11到Pt14并被加反向偏压，反向泄漏电流不流过晶体管Pt11到Pt15的通道。当电压信号EB降低电压时，晶体管Pt11到Pt15的栅极连接到低压侧(源极侧)。这样，晶体管Pt11到Pt15功能稳定。除了抑制了由电阻部件增加引起的装置的劣化，以及基准电能VD0的电压波动之外，还精确产生了所需的基准电能VD0。而且，电能产生电路16有ESD保护电阻器R2。这样，即使当电压信号EB的电压剧烈变化时，也能抑制电压的波动。
由电能产生电路16产生的基准电能VD0提供给输入/输出电路12，输入电路13，及输出电路14。这样，不论是否提供高压电源VDE，不论电压信号EB的电压如何，都可防止在输入/输出缓冲器11中对器件的损坏及泄漏电流的发生。
在第一实施例电能产生电路16中，如图15所示保护电路17可由晶体管Nt13到Nt17构成。更具体来说，晶体管Nt13以反向(NP)接收基准电源VD0。其它晶体管Nt14到Nt17在与晶体管Nt13连接方向相反的方向被连接。就是说，晶体管Nt13到Nt17是二极管-连接的以便按NP-PN-PN-PN-PN的方式接收基准电压VD0。这种情形下，晶体管Nt13阻止反向电流的泄漏。
当电压降低时，晶体管Nt13到Nt17的栅极每一个连接到较高电压侧(即漏极侧)。这样，晶体管Nt13到Nt17可稳定操作，由电阻成分增加所引起基准电能VD0的波动被抑制，且基准电能VD0实际上以所需的电压产生。
当设置在n-型硅基片上时，NMOS晶体管保护电路比PMOS晶体管保护电路更有用。就是说，当PMOS晶体管(晶体管Pt11到Pt15)设置在n-型硅基片上时，三井晶体管结构成为必须的。在布局面积增加时，刻线数和处理运算数增加。这使成本增加。因而，最好是当使用p-型硅基片时保护电路17由PMOS晶体管(Pt11到Pt15)构成，而当使用n-型硅基片时保护电路17由NMOS晶体管(Nt13到Nt17)构成。
保护电路17可进而配置成如图16A与16B所示。在图16A中，PMOS晶体管Pt11到Pt15的背栅极处的电压每一个是从源极电压和低压电源VSS分压产生的。晶体管Pt11到Pt15是二极管-连接的，以便按NP-NP-NP-NP-NP的方式接收基准电能VD0。
在图16B中，NMOS晶体管Nt13到Nt17的背栅极的电压每一个是从漏极电压和低压电源VSS分压产生的。每一个晶体管Nt13到Nt17是二极管-连接的，以便按PN-PN-PN-PN-PN的方式接收基准电能VD0。在图16A与16B的保护电路中，防止了对器件的损坏及由低背栅极电压引起的泄漏电流的发生。
第一实施例的输入/输出缓冲器11具有以下所述的优点。
(1)输入/输出缓冲器11的电能产生电路16转换从外部装置输入的电压信号EB为对应于高压电源VDE的适当的电压，并产生基准电能VD0。电能产生电路16包括二极管-连接的晶体管Pt11到Pt15(保护电路17)。进而，晶体管Pt11到Pt15的背栅极连接到一结点，其电压为不同于高压电源VDE与低压电源VSS的一电压。这样，不论是否提供了高压电源VDE，当输入电压信号EB时，防止了高压施加到每一晶体管Pt11到Pt15的栅极与背栅极之间，并防止了晶体管的变质和损坏。
(2)在晶体管Pt11到Pt15中，晶体管Pt11到Pt14是二极管连接的以便按前向偏压方向(正向)接收基准电能VD0，且晶体管Pt15是二极管-连接的以便按按反向偏压方向(逆向)接收基准电能VD0。这样，当产生基准电能VD0时，不会产生反向泄漏电流，且基准电能VD0维持在所需的电压。
(3)每一晶体管Pt11到Pt15的栅极连接到相关的源极。当输入电压信号EB有大于高压电源VDE电压的电压且电压信号EB引起电压降低时，源极电压小于漏极电压。这样，晶体管Pt11到Pt15的电阻的增加防止了基准电能VD0电压的波动。
(4)电能产生电路16包括由晶体管Nt9到Nt12构成的电压-维持电路18。晶体管Nt9的栅极连接到基准电能VD0，而晶体管Nt10到Nt12的栅极连接到高压侧端(漏极)。这样，流过晶体管Nt9到Nt12的泄漏电流降低到最小。
图17是表示根据本发明第二实施例的输入/输出缓冲器11A的输入/输出电路22的电路图。第二实施例的输入/输出缓冲器11A作用为操纵杆与之连接的游戏端口(操纵杆端口)。输入/输出缓冲器11A是通过部分地修改第一实施例中的输入/输出缓冲器11的输入/输出电路12及输入电路13构成的。
输入/输出电路22包括NMOS晶体管Nt1和Nt2，并被提供了开放的漏极输出功能。这是因为用作为操纵杆端口的输入/输出缓冲器11A，在输入/输出缓冲器11A被上拉到+5V电源期间检测操纵杆的位置信息，且输入/输出电路22不需要有高电平的输出。
图18A是表示输入/输出缓冲器11A的输入电路23的电路图。输入电路23包括NMOS晶体管Nt3，电阻器R3到R5，比较器CMP，及基准电路23a。如图18A中所示，电压信号EBR通过电阻器R3输入到晶体管Nt3的源极。通过使用电阻器R4和R5对基准电能VD0分压所产生的电压被输入到晶体管Nt3的漏极。晶体管Nt3的栅极和源极彼此连接。晶体管Nt3的源极与电阻器R3之间的结点IM处的电压被输入到比较器CMP的倒相输入端。图18B中所示来自基准电路23a的基准电压信号IP被输入到比较器CMP的非倒相输入端。比较器CMP比较结点IM处的电压与基准电压信号IP的电压，并根据比较而产生低电平或高电平的信号X。
基准电路23a包括电阻器R6到R8，倒相器电路INV1和INV2，及传输门TG1，TG2。每一个传输门TG1和TG2包括一PMOS晶体管和一NMOS晶体管。从电源VDE通过电阻器R6到R8产生的高压侧分压电压被输入到传输门TG1的输入端。低压侧分压电压输入到传输门TG2的输入端。
传输门TG1的PMOS晶体管栅极与传输门TG2 NMOS晶体管栅极彼此连接，且信号X从比较器CMP通过倒相器电路INV1输入到每一栅极。进而，信号X通过倒相器电路INV1和INV2输入到传输门TG1的NMOS晶体管的栅极及传输门TG2的PMOS晶体管栅极。
传输门TG1，TG2以互补的方式根据基准电路23a中的信号X被激活及去活。当传输栅极TG1接通时，基准电路23a产生具有基准电压REFH的基准电压信号IP，并当传输栅极TG2激活时，基准电路23a产生具有基准电压REFL的基准电压信号IP。
现在将讨论包含输入电路23的输入/输出缓冲器11A的操作。通常，在用作为操纵杆端口的输入/输出缓冲器中，用于识别输入为高电平的阈值电压(阈值电压VIL)和用于识别输入为低电平的阈值电压(阈值电压VIL)都设置在大约3.0V(电源电压(高压电源VDE＝3.3V)-0.3V)。就是说，在操纵杆端口的输入/输出缓冲器中，根据阈值电压发挥功能的晶体管的源极和栅极之间的电压差大约为0.3V并且很小。这样，晶体管的操作能够稳定。
第二实施例的输入电路23中，电压信号EBR输入到晶体管NT3的源极。这样，在结点IM处的电压可根据电压信号EB(外部输入信号)的电压电平增加到阈值电压(大约为3.0V)。这种状态下，通过对基准电能VD0以电阻器R4和R5分压而产生的电压被输入到晶体管Nt3的漏极。这防止了结点IM处的电压超过预定电压。
基准电路23a在信号X从低电平到高电平转移的定时，产生具有基准电压REFH(例如3.1V)的基准电压信号IP。进而，基准电路23a在信号X从高电平到低电平转移的定时，产生具有基准电压REFL(例如3.1V)的基准电压信号IP。就是说，其功能为施密特触发器电路的基准电路23a使比较器CMP的输出稳定化。
于是，即使输入的阈值电压为高(例如3.3V)，第二实施例的输入/输出缓冲器11A操作仍然稳定，并对于检测操纵杆位置信息的操纵杆端口特别有用。
图19是根据本发明第三实施例的输入缓冲器31的示意框图。图20输出缓冲器41的示意框图。在第三实施例中，第一实施例的输入/输出缓冲器11(参见图8)用来构成输入缓冲器或输出缓冲器。
就是说如图19所示，输出电路14从第一实施例的输入/输出缓冲器11去除。当使用输入缓冲器31作为操纵杆端口时，可采用输入/输出电路22(图17)和第二实施例的输入电路23(图18)来替代输入/输出电路12及输入电路13。参见图20，在输出缓冲器41中，输入电路13从第一实施例的输入/输出缓冲器11去除。
现在将参照图21A到21B讨论根据本发明第四实施例的的输入缓冲器。在第四实施例中，为了降低电能消耗，输入缓冲器包括用于固定电压消耗EB(外部输入信号)在高电平的上拉电阻器，或用于把电压信号EB固定在低电平的下拉电阻器。
现在将讨论结合有上拉电阻器的输入缓冲器51。如图21A所示，用于从上拉电阻把输入缓冲器51电断开的控制信号PC通常在测试输入缓冲器51时被输入。更具体来说，如图21B所示，输入缓冲器51中的电压信号EB的输入端连接到输入保护电阻R9的一端。电阻器R9的另一端通过上拉电阻器R10和PMOS晶体管Pt21(开关装置)连接到高压电源VDE。控制信号PC输入到晶体管Pt21的栅极。晶体管Pt21的栅极通过下拉电阻器R11连接到低压电源VSS(接地)，这使控制信号PC的输入电平稳定化。
通常，控制信号PC激活晶体管Pt21并把电源VDE连接到输入缓冲器51中的上拉电阻器R10。当进行测试时，控制信号PC使晶体管Pt21去活并从上拉电阻器R10断开电源VDE。这样，当进行测试时泄漏电电流不会流过上拉电阻器R10，并可精确进行输入缓冲器的内部电路的测试。
当输入缓冲器51在电源VDE有0V的状态下进入故障-保险模式时，如图21C所示，在晶体管Pt21的源极和漏极及漏极与栅极之间产生5V的电压差。于是，需要防止晶体管Pt21在故障-保险模式下被损坏。
图22A和22B是表示适用于故障-保险模式的输入缓冲器51a的示意图。如图22A所示，控制信号PC通过输入缓冲器51A中的倒相器电路52和NAND电路53被输入到晶体管Pt21的栅极。晶体管Pt21的源极接收基准电能VD0(参见图12)。
在输入缓冲器51a中，在故障-保险模式下(即当高压电源VDE具有0V时)具有高电平的信号输入到晶体管Pt21的栅极。更具体来说，如果当电源VDE具有0V时控制信号PC以低电平(0V)被输入，则具有高电平的信号被输入到晶体管Pt21的栅极。进而，如果当电源VDE具有0V时控制信号PC以高电平(3.3V)被输入，则具有高电平的信号被输入到晶体管Pt21的栅极，如图22B所示。这种状态下，晶体管Pt21被去活，因而不会被损坏。
现在将讨论结合有下拉电阻器的输入缓冲器。参见图23A，在包括下拉电阻器的输入缓冲器61中，电压信号EB的输入端连接到输入保护电阻器R12的一端。电阻器R12的另一端通过下拉电阻器R13及NMOS晶体管Nt21(开关装置)连接到低压电源VSS。控制信号PC通过倒相器电路62输入到晶体管Nt21的栅极。晶体管Nt21的栅极通过用于稳定控制信号输入电平的下拉电阻器R14连接到低压电源VSS。
当输入缓冲器61进入故障-保险模式时，参见图23B，在晶体管Nt21的源极和漏极，漏极和栅极，及漏极和背栅极之间产生了5V的电压差。于是，有必要防止晶体管Nt21在故障-保险模式下被损坏。
图24A和24B适用于故障-保险模式的输入缓冲器61a示意图。如图24A所示，在输入缓冲器61a中，控制信号PC通过倒相器电路63，NAND电路64，及倒相器电路62被输入到晶体管Nt21的栅极。晶体管Nt21的源极连接到选择器电路65。选择器电路65根据电能VDE是否被供给而控制晶体管Nt21的源极电压在低压电源VSS或电压信号BP。
在输入缓冲器61a中，在故障-保险模式(即当高压电源VDE具有0V时)下，具有低电平的信号输入到晶体管Nt21的栅极(图24B中标为N-栅极)。更具体来说，如果当电源VDE具有0V时控制信号以低电平(0V)被输入，则具有低电平的信号输入到晶体管Nt21的栅极。进而，如果当电源VDE具有0V时控制信号以高电平(3.3V)被输入，则具有低电平的信号输入到晶体管Nt21的栅极。这种状态下，晶体管Nt21被去活，因而不会被损坏。
在第四实施例中，当输入缓冲器51a，61a进入故障-保险模式时，防止了包含上拉电阻器或下拉电阻器的输入缓冲器51a，61a的装置被损坏。
对于业内专业人员应当明显的是，在不背离本发明的精神或范围情形下本发明可以许多其它特定的形式实施。特别地，应当理解，本发明可按以下形式实施。
虽然第一实施例采用了五个晶体管Pt，但可使用任何数目的晶体管，例如三个，四个六个或至少五个。
在第一实施例中，降低电压信号EB的电压的MOS晶体管(保护电路)可包含p-通道MOS晶体管和n-通道MOS晶体管。
在第一实施例中，受到因基准电能VD0的反向偏压的晶体管不限于晶体管Pt15，而可以是其它晶体管，诸如晶体管Pt13或晶体管Pt14。在图15的保护电路17中，受到因基准电能VD0的反向偏压的晶体管不限于晶体管Nt13，而可以是其它晶体管，诸如晶体管Nt14到Nt17之一。就是说，只是要求处于相对于基准电能VD0反向并经受因基准电能VD0的反向偏压的晶体管，配置在它能够阻止反向泄漏电流的位置即可。
在第一实施例中，电压维持电路18中n-通道MOS晶体管的数目不限于四个，而可以是任意个，例如三个，五个，或至少两个。
第一实施例的输入/输出电路12(图9)可以由图25A和25B中所示并适用于故障-保险模式的输入/输出电路12a代替。在图25A和25B的输入/输出电路12a中，晶体管Pt1的栅极连接到选择器电路12b。选择器电路12b通常向晶体管Pt1的栅极提供从输出电路14(图8)接收的控制信号AP(高电平或低电平)。当进入故障-保险模式时，选择器电路12b向晶体管Pt1的栅极提供基准电能VD0。晶体管Pt1的栅极连接到选择器电路12c。选择器电路12c通常把晶体管Pt2的栅极连接到低压电源VSS。在故障-保险模式期间，选择器电路12b向晶体管Pt2的栅极提供基准电能VD0。这样，在输入/输出电路12a中，在故障-保险模式期间防止了装置被损坏。这保护了输入/输出电路12a。
这些例子和实施例仅被动作是示例性的而不是限制，且本发明不限于这里给出的细节，而是可以在所附权利要求的范围和等价物内被修改。
权利要求
1.一种输入/输出缓冲器，用于高压电源和低压电源并接收外部电压信号，该输入/输出缓冲器的特征在于基准电能产生电路(16)，可与高压电源及低压电源连接，用于转换外部电压信号的电压，并产生基准电能，该基准电能产生电路具有保护电路(17)，包括多个MOS晶体管(Pt11-Pt15)，用于当输入/输出缓冲器接收外部电压信号且没有提供高压电源的电压时，把外部电压信号电压降低到预定电压，每一MOS晶体管具有与预定结点连接的背栅极，在该结点电压小于高压电源的电压并大于低压电源的电压。
2.根据权利要求1的输入/输出缓冲器，其特征在于，多个MOS晶体管串联，且每一MOS晶体管是二极管-连接的，且其中至少一个MOS晶体管是二极管-连接的，以便承受由于基准电能的反向偏压。
3.根据权利要求2的输入/输出缓冲器，其特征在于，每一MOS晶体管的背栅极连接到相邻的MOS晶体管之间的结点。
4.根据权利要求1的输入/输出缓冲器，其特征在于，每一MOS晶体管是n-通道MOS晶体管。
5.根据权利要求4的输入/输出缓冲器，其特征在于，每一n-通道MOS晶体管包括一栅极，源极端，和漏极端，且栅极连接到当产生基准电能时电压较大的n-通道MOS晶体管源极端和漏极端。
6.根据权利要求4的输入/输出缓冲器，其特征在于，对每一n-通道MOS晶体管的背栅极提供由对低压电源的电压与当产生基准电能时n-通道MOS晶体管的源极端和漏极端处电压较大一个之间的电压差进行电阻-分压所产生的电压。
7.根据权利要求1的输入/输出缓冲器，其特征在于，每一MOS晶体管是p-通道MOS晶体管。
8.根据权利要求7的输入/输出缓冲器，其特征在于，每一p-通道MOS晶体管包括一栅极，源极端，和漏极端，且栅极连接到当产生基准电能时电压较小的p-通道MOS晶体管源极端和漏极端。
9-根据权利要求7的输入/输出缓冲器，其特征在于，每一p-通道MOS晶体管包括一背栅极，源极端，和漏极，且对背栅极提供由对低压电源的电压与当产生基准电能时p-通道MOS晶体管的源极端和漏极端处电压较小一个之间的电压差进行电阻-分压所产生的电压。
10.根据权利要求1的输入/输出缓冲器，其特征在于，基准电能产生电路包括电压维持电路(18)，该电路具有至少两个MOS晶体管(Nt9-Nt12)串联在基准电能和低压电源之间，其中每一MOS晶体管包括一栅极，源极端，及漏极端，且连接到基准电能的两个MOS晶体管之一的栅极接收基准电能电压，而另一个MOS晶体管的栅极连接到其电压较大的MOS晶体管的源极端与漏极端。
11.根据权利要求10的输入/输出缓冲器，其特征在于，至少两个MOS晶体管每一个是n-通道MOS晶体管。
12.根据权利要求1的输入/输出缓冲器，其特征在于，多个MOD晶体管包括至少五个MOS晶体管。
13.根据权利要求1的输入/输出缓冲器，其进一步的特征在于一内部电路；一输入电路(13)，用于根据外部电压信号产生电压信号，其电压小于外部电压信号的电压，以便向内部电路提供电压信号；一输出电路(14)，用于从内部电路向外部装置提供数据信号；以及一输入/输出缓电路(12)，连接到输入电路和输出电路，用于当内部电路从外部装置接收数据信号时使输出电路的输出无效并向输入电路提供外部电压信号；其中对输入电路，输出电路，及输入/输出电路每一个提供作为操作电能的基准电能。
14.根据权利要求13的输入/输出缓冲器，其进一步的特征在于容许电路(15)，当外部电压信号小于或等于高压电源电压时其电压等于高压电源的电压，其中当外部电压信号的电压大于电压信号的电压时，容许电路产生具有从外部电压信号衍生的电压的电压信号；其中输入/输出电路，输入电路，及基准电能产生电路每一个从容许电路接收电压信号。
15.一种输入/输出缓冲器，用于通过电阻器和基准电压信号接收外部电压信号，该输入/输出缓冲器的特征在于输入电路(23)，包括一n-通道MOS晶体管(Nt3)和与该n-通道MOS晶体管连接的比较器(CMP)，n-通道MOS晶体管包括一源极，用于通过电阻器接收外部电压信号；一栅极，连接到该源极；及一漏极，用于接收基准电能，其电压由分压电阻器分压；其中比较器比较外部电压信号与基准电压信号，以便从比较确定外部电压信号的电压是否大于预定的阈值电压。
16.根据权利要求15的输入/输出缓冲器，其特征在于，输入电路包括连接到比较器的基准电路(23a)，并设有施密特触发器功能，该功能根据比较器的输出改变阈值电压。
17.根据权利要求15的输入/输出缓冲器，其特征在于，该输入/输出缓冲器与高压电源及低压电源使用，输入/输出缓冲器还包括基准电能产生电路(16)，可与高压电源及低压电源连接，用于转换外部电压信号的电压，并产生基准电能，其中基准电能产生电路具有保护电路(17)，包括多个MOS晶体管(Pt11-Pt15)，用于当输入/输出缓冲器接收外部电压信号且没有提供高压电源的电压时，把外部电压信号电压降低到预定电压，每一MOS晶体管具有与预定结点连接的背栅极，在该结点电压小于高压电源的电压并大于低压电源的电压。
18.一种用于关于从外部装置输入的电压信号保护输入/输出缓冲器的方法，其中输入/输出缓冲器连接到高压电源及低压电源，并包括输入/输出电路(12)用于与外部装置传送数据，该方法的特征在于以下步骤以多个MOS晶体管把电压信号的电压降低到预定的电压，这些晶体管串联在高压电源与低压电源之间，每一MOS晶体管具有背栅极，以便当输入/输出缓冲器没有提供高压电源电压时产生基准电能；对输入/输出电路提供基准电能；以及对每一MOS晶体管的背栅极提供小于高压电源电压并大于低压电源低压的电压。
19.根据权利要求18的方法，其特征在于，对每一MOS晶体管的背数栅极提供电压的步骤包括对背栅极提供相邻的MOS晶体管之间的结点电压。
20.一种输入缓冲器，与高压电源和低压电源使用并用于接收外部电压信号，输入缓冲器特征在于基准电能产生电路(16)，可连接到高压电源和低压电源，用于转换外部电压信号的电压并产生基准电能，基准电能产生电路具有包括多个MOS晶体管的保护电路(17)，用于当接收外部电压信号且高压电源的电压没有提供时，把外部电压信号的电压降低到预定的电压，每一MOS晶体管具有连接到预定结点的背栅极，在该结点电压小于高压电源电压并大于低压电源电压。
21.根据权利要求20的输入缓冲器，进一步的特征在于输入电路(23)，包括一n-通道MOS晶体管(Nt3)和与该n-通道MOS晶体管连接的比较器(CMP)，n-通道MOS晶体管包括一源极，用于通过电阻器接收外部电压信号；一栅极，连接到该源极；及一漏极，用于接收基准电能，其电压由分压电阻器分压；其中比较器比较外部电压信号与基准电压信号，以便从比较确定外部电压信号的电压是否大于预定的阈值电压。
22.一种输入缓冲器，用于通过电阻器及基准电压信号接收外部电压信号，该输入缓冲器的特征在于输入电路(23)，包括一n-通道MOS晶体管(Nt3)和与该n-通道MOS晶体管连接的比较器(CMP)，n-通道MOS晶体管包括一源极，用于通过电阻器接收外部电压信号；一栅极，连接到该源极；及一漏极，用于接收基准电能，其电压由分压电阻器分压；其中比较器比较外部电压信号与基准电压信号，以便从比较确定外部电压信号的电压是否大于预定的阈值电压。
23.一种输出缓冲器，与高压电源及低压电源使用并用于接收外部电压信号，该输出缓冲器的特征在于基准电能产生电路(16)，可连接到高压电源和低压电源，用于转换外部电压信号的电压并产生基准电能，基准电能产生电路具有包括多个MOS晶体管(Pt11-Pt15)的保护电路(17)，用于当输出缓冲器接收外部电压信号且高压电源的电压没有提供时，把外部电压信号的电压降低到预定的电压，每一MOS晶体管具有连接到预定结点的背栅极，在该结点电压小于高压电源电压并大于低压电源电压。
全文摘要
一种输入/输出缓冲器，就从外部装置提供的电压信号对电路进行保护。该输入/输出缓冲器包括基准电能产生电路(16)，连接到高压电源及低压电源，以便转换外部电压信号的电压，并产生基准电能。该基准电能产生电路具有保护电路(17)，包括多个MOS晶体管(Pt11－Pt15)，用于当对输入/输出缓冲器没有提供高压电源的电压时，把外部电压信号电压降低到预定电压，每一MOS晶体管具有与预定结点连接的背栅极，在该结点电压小于高压电源的电压并大于低压电源的电压。
文档编号H03K19/003GK1463077SQ0310680
公开日2003年12月24日 申请日期2003年2月28日 优先权日2002年5月31日
发明者谷岛秀明 申请人:富士通株式会社