专利名称：具有fet器件的快速级联ab类输出级的制作方法
技术领域：
本发明涉及高压和高功率输出电路，特别涉及用于AB类MOS输出级的一种改进的级联结构。
高压和高功率输出电路可以用双极型输出级或MOS结构实现。一种使用MOS结构的典型AB类输出级如
图1所示。
通常，输出级的设计与几个重要的参数有关。为提供精确的无噪声的输出信号，交叉失真应减至最小。另外期望的是，减小输出级的静态功耗。
多年来，开发了多种级联AB类结构。关于大量可用的此类结构，每种都有其优点和/或缺点。下面讨论几种现有技术的实例。
图1示出了一种使用双极型晶体管和多个二极管的级联AB类缓冲器。很明显，存在四个静态电流通路201-204，导致功耗增加。如上所述，功耗的最小化是AB类输出级的一个目标。所以，图1的配置不是最优的。
图2示出了具有采用FET技术的偏置电阻器的C类达林顿输出级。因为具有较少的电流通路，图2的配置看上去比图1的配置消耗较少的功率。然而，应当指出，在图2的配置中，通过偏置电阻器R1和R2，晶体管M3和M4有负载。对于纯容性负载，晶体管M3和M4必须选择合适的尺寸以防止减慢电路速度。通常，这意味着使用较大尺寸的晶体管，这样就会产生超出所需要的更多的功耗。因此，虽然更大晶体管可以弥补电流通路的减少，但仍然产生高功耗的器件。
除了上述功耗问题之外，输出级的另一个问题是交叉失真。一种众所周知的减小交叉失真的现有技术是，使用反馈回路来减小这种失真。然而，使用这种反馈回路同样会导致额外的功耗。
鉴于上面所述，在本领域中存在这样一个需求，即需要一种改进的电路来将AB类输出级所需的电流以及功耗最小化，同时消除交叉失真。
根据本发明，克服了现有技术的上述和其它问题。本发明包括具有级联输出级(使用三组FET器件)的电路。在这三组FET器件中，在一优选实施方案中，第一组包括4个FET，第二组包括不同的4个FET，第三组包括2个FET。第二组中的两个晶体管和第三组中的两个晶体管包括一个AB类级，第二组的剩余两个晶体管和第一组的所有4个晶体管包括第二AB类级。这两个级采用这种方式级联，即该级联方式减小了晶体管的所需尺寸同时消除了交叉失真。这种配置不需要反馈回路就避免了交叉失真，因而省略了所需的额外部件(否则这些部件是需要的)，并且还将功耗最小化。
该电路的优点还在于，在甚至允许使用较小尺寸的晶体管来驱动相对高容性的输出负载的同时，使电流通路最少，因而使功耗最小。
通过下面的详细描述和附图，本发明的进一步优势将显而易见。
图1示出了一种实例性现有技术配置；图2示出了另一现有技术配置，它具有功耗相对高的缺点；和图3示出了使用十个FET器件的本发明实例性的实施方案。
图3示出了使用十个FET器件的本发明实例性的实施方案。需要理解的是，这些具体使用的晶体管并不是本发明的关键所在，同样可以使用其它类型的有源器件。
图3的实例性实施方案包括与输入电源相连的4个FET器件601-604。如图所示，FET601的源极和FET605的栅极相连，同样，FET604的漏极和FET608的栅极相连。FET608，605，和601-604组成一个AB类输出电路的单级等效电路。剩余的FET606，607，609和610组成第二输出级。这两个输出级在FET605和606间的结点处相连，并且还与FET607和608间的结点相连。
通过如图所示的共用电源来驱动FET606，607，609和610的栅极，上述四个晶体管充当一个单输出级。而且，FET605和608各自的栅极分别连接FET601和604的栅极，FET605和608是第一级的一部分。
还要注意的是，在第一级中，FET605，601和602的栅极相连但是其他FET的栅极共同相连到第二点。然而在第二级中，所有晶体管的栅极都相连到一个单独的共同点。总之，所示的十个晶体管，六个组成第一AB类输出级，剩余的四个以级联的方式连接组成第二输出级。
在工作时，功率从电源600经串联的FET器件601-604提供到系统。在所示的615点提供将被放大的信号。然后信号经过连续的(多个)AB级放大，并且在点616输出。
特别是，不像图3C所示的现有技术的配置，不能通过偏置电阻器见到FET605和608的输出，这是因为图3中连接305在图4中并不存在。因此，图4的配置在具有相同响应时间的现有技术的配置或电路中允许使用更小的晶体管。使用这些更小的晶体管提供了降低的输入电容和较低的延迟。
另外，该电路不产生显著的交叉失真，因此消除了大多数应用中所需要的反馈回路。因而这种工作模式减小了功耗。同样应当注意的是，该系统最多具有三个电流通路，不像一些现有技术配置包括至少四个这样的通路。
应当理解的是，上面描述的只是优选的实施方案，并且仅仅是用于实例的目的。本发明并不局限于这里描述的实施方案，还可以使用其它类型的有源器件。这些器件可以通过电压源或者电流源来供电。
权利要求
1.一种至少包括第一输出级(601-605，608)和第二输出级(606-607，609-610)的装置，所述第一输出级包括多个具有栅极的FET器件(601-605，608)，所述多个FET器件被分成第一和第二子集，所述第一子集中的FET器件(601，605)其栅极连接到第一公共点，所述第二子集中的FET器件(604，608)其栅极连接到第二公共点(615)，所述第二级中的所有FET器件(606，607，609，610)其栅极连接到一单独公共点。
2.根据权利要求1所述的装置，其中所述第一级比所述第二级包含更多的FET器件。
3.根据权利要求2所述的装置，还包括供电的电压源(601)。
4.根据权利要求2所述的装置，还包括供电的电流源(600)。
5.根据权利要求4所述的装置，其中所述电路是由电压输入(615)驱动。
6.一种通过级联输出级放大信号的方法，该方法包括以下步骤连接第一组多个FET以形成第一输出级(601-605，608)，连接第二组FET以形成第二输出级(606，607，609，610)，在至少两个点处将所述第一输出级连接到所述第二输出级，并且将所述第二组FET的所有栅极连接到一个公共点。
7.根据权利要求6所述的方法，其中所述第一组FET(601-605，608)的所有栅极并不连接到一个公共点。
8.根据权利要求7所述的方法，其中所述第一组的所述栅极被分成两个子集，并且还包括将每个所述子集中的所有栅极连接到各自的公共点。
9.根据权利要求8所述的方法，其中所述第一组比所述第二组包含更多的FET
10.根据权利要求9所述的方法，其中还包括将所述第一组的至少两个FET(601，602)的源板与栅极相连。
11.根据权利要求10所述的方法，还包括将所述第二组的至少两个所述FET(606，607)的栅极与漏极相连。
12.根据权利要求11所述的方法，还包括将所述第一组的至少两个FET(603，604)的栅极与漏极相连。
全文摘要
一组AB类输出级通过级联形成一种AB类器件电路，该电路使用相对小尺寸的晶体管，具有低的功耗，基本消除交叉失真。电路的输入可由电压或电流源供电。
文档编号H03F3/30GK1656673SQ03812008
公开日2005年8月17日 申请日期2003年4月28日 优先权日2002年5月28日
发明者A·戈维 申请人:皇家飞利浦电子股份有限公司