专利名称：数字器件的互连的制作方法
技术领域：
本发明涉及数字器件的互连。
背景技术：
计算机通常是用诸如广域网(WAN)和局域网(LAN)之类的网络相互连接起来的。网络还用在电路板级，以使中央处理单元(CPU)能共享信息或实现相互通信。尽管这类CPU相隔很小的距离，但传输介质(例如导电迹线)上产生的信号损失和反射仍可能十分显著。
图1示出包括一个3端口Y形网络的网络。
图2示出包括一个3端口德尔塔形网络的网络。
图3示出包括一个5端口星形网络的网络。
图4示出包括一个5端口德尔塔形网络的网络。
图5示出包括用于连接2个CPU的分接电阻器的网络。
图6示出包括用于连接3个CPU的分接电阻器的网络。
图7示出包括用于连接5个CPU的分接电阻器的网络。
图8示出包括一个3端口Y形网络和多个定向耦合器的网络。
图9示出单端的和差分的星形网络电阻功率分配器。
图10示出差分星形网络电阻功率分配器的另一个实施方案。
图11示出差分星形网络电阻功率分配器的另一个实施方案。
图12示出分布式分接电阻功率分配器。
图13示出弹性体连接器分接电阻功率分配器。
详细说明正如下面要更加详细说明那样，数字器件可以用导线和阻抗路径进行连接。通常，第一导线与第一数字器件相连，第二导线与第二数字器件相连，而阻抗路径将第一导线与第二导线相连。阻抗路径的阻抗为第一导线和第二导线特性阻抗的至少1/3。在其它优点中，将阻抗路径加到导线之间的连接上，信号能以比直接连接更小的码间干扰和比电磁耦合更低的低频滤波在数字器件之间传送。
参看图1，网络10包括在节点50相连的三个电阻器20a-c，用来形成Y形网络60，使通过任何一个电阻器传输的信号能量等分到另外两个电阻器上。电阻器20a和20b将导电迹线30a与导电迹线30b相连，电阻器20b和20c将导电迹线30b与导电迹线30c相连，以及电阻器20a和20c将导电迹线30a与导电迹线30c相连。
各自具有相应的收发信机140a-c的三个CPU 40a～c分别与三个导电迹线30a-c相连。通过对电阻器20a-c选择相同的电阻，由一个CPU播发的信号将等分到另外两个CPU上。例如，若CPU 40a通过导电迹线30a发送信号，经收发信机140a进入电阻器20a，则信号在被CPU40b和40c接收之前将等分到电阻器20b和20c上。由于电阻器20a-c的电阻相同，故对CPU 40a-c提供双向对称通信。在接收信号时，收发信机140a-c的输入阻抗与相应导电迹线30a-c的阻抗匹配(相等)。
通过使导电路经30a-c的特性阻抗Z0相匹配，在电阻器20a-c之间将传送最大信号功率。为使特性阻抗达到匹配，电阻器20a-c中每一个的电阻值R由下式确定R=(N-2N)×Z0,]]>式中N是CPU数，也是与Y形网络60相连的电阻器数。因此，Y形网络60中三个电阻器20a～c的每一个可能具有至少为1/3 Z0的电阻，且随着更多的CPU与Y形网络60相连，各个电阻也会增大。通过使导电迹线30a-c的阻抗相匹配，导电迹线与电阻器20a-c之间的反射减小，从而降低传播信号的码元干扰。
电阻器20a～c为无源器件且具有包括低频(例如低到0 Hz)的频率响应。因此，当信号通过每个电阻器时，低频信号分量通过，并能实现比电磁耦合器更宽的信道带宽，这有助于取得更高的数据传输速率。本例中，Y形网络60包括三个电阻器，然而，随着与Y形网络相连的CPU数的增加，与Y形网络相连的电阻器数也相应增加。
在CPU 40a-c之间传输的信号包含对二进制位编码的码元。信号在网络10内部传播时将在阻抗不连续处被反射，引起使信噪比恶化的码内干扰和码间干扰。通过选择电阻器20a-c的电阻，使网络60的输入端口和输出端口的节点阻抗与导电迹线30a-c的特性阻抗匹配，能降低由阻抗不连续性引起的反射。由于电阻器20a-c不是定向的，故信号经过电阻器时在任一个方向上均呈双向对称衰减，从而当信号在任何方向通过电阻器时，其反射将减小。
参考图2，一个德尔塔形网络70代替了图1中拓朴上等效的Y形网络60，以形成网络10。不过，德尔塔形网络70的结构是以单个电阻器作为阻抗路径，专用于独有的一对导电迹线30a-c。电阻器20a将导电迹线30a与导电迹线30b相连，电阻器20b将导电迹线30b与导电迹线30c相连，以及电阻器20c将导电迹线30a与导电迹线30c相连。
通过将一个电阻器专用于每个导电迹线之间的连接，电阻器的寄生效应便遍布于整个德尔塔形网络70。电阻器的寄生效应可能为电容性或电感性，且与封装、定位和每个电阻器的连接有关。与德尔塔形网络相反，Y形网络是将某些电阻器寄生效应集中在一个节点上。回头参看图1，例如，各电阻器20a-c都与节点50相连，这就使得每个电阻器的寄生效应可影响到经节点传输的所有信号。回到图2，相反，德尔塔形网络70是将电阻器20a-c与三个节点80a-c相连，因而分散了电阻器寄生效应的影响。因此，被德尔塔网络70分离的信号受到寄生效应的影响，此寄生效应取决于信号传输经过哪个节点。
例如，当CPU 40a经收发信机140a发送信号时，信号在节点80a处分离并传播进入电阻器20a和20c。当CPU 40b经收发信机140b接收被发送的信号时，信号只受与CPU 40b相连的电阻器(具体地说即电阻器20a和20b)的寄生效应的影响。相应地，经收发信机140c被CPU 40c接收的信号受电阻器20c和20b的寄生效应的影响。
与图1中的Y形网络相似，图2所示德尔塔形网络70的电阻器20a-c具有相同的电阻R，以使所发送的信号有相等的分离，而导电迹线30a-c的特性阻抗Z0相匹配，以降低信号的码元干扰。不过，这时R由下式确定R＝(N-2)×Z0，式中N仍然是与德尔塔形网络70相连的CPU数。因此，将上式应用于图2所示例子时，德尔塔形网络70中三个电阻器20a-c的每一个都具有电阻Z0。若德尔塔形网络70扩展到连接更多的CPU，则每个电阻会增大。
参看图3，由图1的Y形网络60扩展而成的5端口星形网络90包括连到节点100上的五个电阻器20a-e。星形网络90依靠各自的收发信机140a-e允许五个CPU 40a-e相互之间经导电迹线30a-e以对等通信拓朴的方式发送信号。电阻器20a-e仍选择为具有相同的电阻，使信号平均分散在CPU 40a-e中。将与图1相联系的关系式用于使导线30a-e的特性阻抗匹配，以降低码元干扰。星形网络90的构形可以针对任意CPU数作进一步扩展，但连接更多的CPU会造成更多的信号分割，从而降低接收CPU处的信号功率和信噪比。此外，尽管将电阻器20a-e选择成平均分配信号能量，但随着电阻器数量的增加(相应于CPU数的增加)，集中在节点100上的电阻器寄生效应也会增加。依据电阻器20a-e的实现方式，此寄生效应的增加可以为星形网络90能支持的CPU数设置一个实际极限。
参看图4，网络10包括一个扩展到连接五个CPU 40a～e的德尔塔形网络110，以及用于进行对等通信的相应收发信机140a～e。为了经导电迹线30a-e向各个独有的CPU间连接提供专用电阻器，需要十个电阻器20a-j。暂时回头参看图3，在星形网络90中，为了连接五个CPU40a-e，只需五个电阻器20a-e。然而，电阻器20a-e的寄生效应都集中在单一节点100上。可是，对于图4，十个电阻器20a-j的寄生效应则分布在五个节点120a-e上。因此，在这种布置中，为连接德尔塔形网络中预定CPU数(N)所需的电阻器总数(E)由下式确定E=N×(N-1)2.]]>同前例一样，选择电阻器20a-j具有相同的电阻，使在CPU 40a-e中分配相同的信号能量。例如，若CPU 40a经收发信机140a和导电迹线30a发送信号，则信号能量将平均分散在电阻器20a、20c、20d和20e上，以向CPU 40b、40c、40d和40e提供相等的信号部分。此外，为导电迹线30a-e的特性阻抗匹配和降低码元件干扰，电阻器20a-j的电阻也由与图2所用相同的关系式确定。然而，如上所述，当与德尔塔形网络110相连的CPU数增加时，每个进行接收的CPU所接收的能量和信噪比均会降低。因此，扩展并非是无限制的。
参看图5，网络10包括电阻器20a，它分接导电迹线30a和30b，以使传播信号在导电迹线之间通过。与上述将信号分散到三个或更多个导电迹线中的Y形网络和德尔塔形网络不同，电阻器20a只连接了两个导电迹线。通过将导电迹线30a和30b分接，CPU 40a和40b可以相互发送和接收信号。两个导电迹线30a，30b都具有特性阻抗Z0，且电阻器20a的电阻远大于Z0，例如是5倍大。因此，只有小部分信号能量从任何一个导电迹线转移，同时也不能扰乱任何一个导电迹线的Z0。然而，寄生效应可能伴随电阻器20a的实施出现，且可能使在两个导电迹线30a、30b之间通过的信号的总体性能变坏。
网络10还包括将CPU 40a，40b连接到各自导电迹线30a，30b上的收发信机140a和140b。收发信机140a，140b也调节由CPU 40a、40b发送或接收的信号。而当收发信机接收信号时，收发信机的输入阻抗与导电迹线30a，30b的阻抗相匹配。端子电阻器150a，150b端接在各相应导电迹线30a，30b的末端，以减小内反射。端子电阻器150a，150b应具有与Z0相匹配的电阻。
电阻器20a可以用由高阻抗传输线实现的导电迹线代替，以分接两个导电迹线，其好处是导电迹线通常具有比电阻器更弱的寄生效应。不过，为使提供的特性阻抗远大于导电迹线30a，30b的特性阻抗，导电迹线在电气上必须很长。在某些频率上，这可能需要不切实际的面积大小或者可能不像电阻器那样经济实用。另外，也可以使用串联电阻远大于串联电抗的有损耗传输线。
参看图6，网络10扩展到包括分别由三个电阻器20a，20b，20c分接的三个导电迹线30a，30b，30c，以连接各个独有的导电迹线对，并为CPU 40a，40b，40c的各个相应的独有导电迹线对提供专用通信路径。电阻器20a-c中的每一个都具有远大于导电迹线30a-c的特性阻抗的电阻，尽管每个电阻器的电阻可能不相同。
电阻器20将导电迹线30a与导电迹线30b相连，从而提供CPU 40a与40b之间的通信路径；电阻器20b将导电迹线30b与导电迹线30c相连，从而提供CPU 40b与40c之间的通信路径；以及电阻器20c将导电迹线30a与导电迹线30c相连，从而提供CPU 40a与40c之间的通信路径。此外，与图5相似，网络10包括用来调节由CPU 40a-c发送或接收的信号的收发信机140a-c，而这些收发信机提供的输入阻抗在其接收信号时可与导电迹线30a-c相匹配。各端子电阻器150a-c具有与相应导电迹线30a-c之特性阻抗匹配的电阻，可降低由端接各相应导电迹线30a-c所产生的反射。
当三个CPU 40a-c之一经各自的收发信机140a-c向各相应导电迹线发送信号时，信号能量被与导电迹线相连的电阻器分接。然后，信号能量向另外两个导电迹线传播并由另两个CPU接收。例如，若CPU40a经收发信机140a向导电迹线30a发送信号，则信号能量被电阻器20a和20c分接。因此，一部分信号能量向导电迹线30b和30c传输。这部分信号一旦出现在另两个导电迹线30b，30c上，便经各自的收发信机140b和140c被CPU 40b和40c接收。
参看图7，网络10被扩展成包括五个导电迹线30a-e，使在五个CPU 40a-e进行双向通信，这等效于扩展图4所示的德尔塔形网络10。与网络10相连的CPU数(N)仍需要(E)个电阻器来提供各独有CPU对之间的专用通信路径，E由下式确定(引自上文)E=N×(N-1)2.]]>此外，随着与网络相连的CPU数的增加，端子电阻器数也相应增加。导电迹线30a-e用端子电阻器150a-e端接，以降低信号反射。
如前所述，电阻器20a-j可能具有相同的电阻，也可能没有相同的电阻。通常，位置更靠近相应连接的CPU对的电阻器比离所连接的CPU对更远的电阻器具有更大的电阻。然而，各电阻仍远大于导电迹线30a-e的特性阻抗，因此只有小部分传输信号馈至其它导电迹线。由于只有小部分信号经特定电阻器传播，故若得到的部分信号被第二个电阻器分离，则只有很小部分原始信号可能经第二个电阻器传播，而不能被CPU 40a-e检测。
通过用电阻器20a-j分接导电迹线30a-e，每一CPU可以向另外四个CPU播送信号。但是，也如前所述，过度的信号分离会降低每个进行接收的CPU的信噪比和减小所接收的能量，此能量可能低于CPU的接收阈值。
参看图8，网络10包括如图1所示的Y形网络60电阻功率分配器和用于在CPU 40a-e之间传输信号的两个耦合器200a，200b。本例中，CPU 40b和40c利用耦合器200a和200b与导电迹线30a进行电磁耦合，而CPU 40a，40d和40e则经Y形网络60与网络10直接相连。耦合器200a和200b不会显著影响导电迹线30a的特性阻抗，因为导电迹线30b和30c与导电迹线30a呈电磁耦合而未直接相连。当在耦合器200a和200b处呈现的阻抗与导电迹线30a，30b和30c的特性阻抗相匹配时，便出现最小反射。
耦合器200a，200b向导电迹线30a发送信号，但耦合器是定向器件并具有滤除信号的低频分量的频率响应。耦合器200a，200b至少有一个优点，即将来自元件封装和连接器的寄生效应同所耦合的导电迹线30a隔离；而电阻器20a-c的寄生效应则会直接影响所连接的导电迹线30a，30d和30e。
本例中，CPU 40a起主控CPU的作用并协助CPU 40b与40c之间的传输。由于CPU 40b和40c是靠单独的耦合器200a，200b与导电迹线30a耦合，故为使信号在两个CPU之间传输，必须将它们经过两个耦合器200a，200b进行耦合。然而，由于耦合器200a，200b的耦合系数和方向性都很小，故经两个耦合器耦合的信号可能减小到不能检测的程度。因此，在CPU 40b或40c产生的信号必须首先发送至主控CPU 40a，再由后者重新发送，使有足够大的信号幅度经第二个耦合器进行耦合。例如，为了将信号从CPU 40b发送至40c，CPU 40b通过导电迹线30b发送信号，经收发信机140b并进入耦合器200a。信号经过200a耦合，向导电迹线30a传播，并经收发信机140a调节之后被主控CPU 40a接收。然后，主控CPU 40a将信号经收发信号机140a发送回导电迹线30a，信号通过耦合器200a传播并进入耦合器200b。信号再经耦合器200b耦合至导电迹线30c，并在经收发信机140c进行信号调节之后被CPU 40c接收。将信号从CPU 40c发送至CPU 40b也要求发送至主控CPU 40a并由后者重新发送，但以相反的方式进行。
主控CPU 40a可以配置成能重新发送各种形式的接收信号。例如，主控CPU 40a可以发送经放大或经滤波的接收信号，或者，主控CPU 40a可以在对接收信号中的信息位解码之后重新发送原始信号的复制波形。
CPU 40d和40e与带有Y形网络60电阻功率分配器(它包含电阻器20a-c)的网络10相连。与图1中所描述的Y形网络60相似，电阻器20a-c具有相同电阻，以在导电迹线30a，30d和30e之间给出相同的信号分离。因此，与同导电迹线30a相耦合的CPU 40b和40c不同，CPU 40a，40d和40e可以相互直接发送信号，而无须由主控CPU 40a进行任何重新发送。
例如，若CPU 40d将信号经收发信机140d，导电迹线30d发送至Y形网络60，则电阻器20b，电阻器20a和20c将平均分配信号，以便经相应的导电迹线30a和30e以及收发信机140a和140e在CPU 40a和40e上接收。与上面各例相似，端子电阻器150d，150e与耦合器200a，200b相连，以减小网络10中的内反射。网络10可以扩展或缩减到包括更多或更少的耦合器和电阻功率分配器，条件是在工作带宽应维持适当的信噪比。
前面例子中所述电阻功率分配器实际上可以由分立元件或由可涂敷或层叠到电路板上的分布式电阻材料来实现。电阻功率分配器布局的安排十分灵活，可以在相当小的电路板空间内实施。另外，布局方案可以减小电阻功率分配器中各个组成部分之间的定时非对称性。
参看图9(a)和9(b)，5端口电阻功率分配器可由单端电阻功率分配器300和差分电阻功率分配器400来实现。暂时参看图3，该图大致示出了单端5端口星形网络90电阻功率分配器且允许在五个CPU40a-e之间进行对等信号播送。回到图9(a)，单端电阻功率分配器300具有星形图案的单层电阻材料310，而图9(b)所示差分功率分配器400则用两层星形图案电阻材料410，415来构成供差分信号用的电阻器对。
单端电阻功率分配器300的每个分支320a-e和差分电阻功率分配器400的每对分支420a-e与图3的5端口电阻功率分配器90的相应电阻器20a-e相对应。回到图9，每个分支320a-e或每对分支420a-e从相应星形图案的中心点延伸到端子330a-e(对于单端电阻功率分配器300)或延伸到端子对430a-e(对于差分电阻功率分配器400)。端子330a-e和端子对430a-e可以布置成与导电迹线相连，使能接入外部电路。例如，参看图9(a)，端子330c和330d与导电迹线340c和340d相连；再参看图9(b)，端子对430c和430d与导电迹线对440a，440b和440c，440d相连。
电阻功率分配器300的分支320a-e的尺寸对称，而电阻功率分配器的各对分支420a-e的尺寸也对称，因此，信号以相同时间经每个分支或每对分支传播。例如，参看9(a)，从端子320a传输至端子320b的信号将具有等于从端子320a传输至端子320c的传播时间。类似地，参看图9(b)，从差分端子对430a传输的差分信号将需要相同的传播时间在其它差分端子对430b-e的每一对处被接收。
差分电阻功率分配器400中所实施的两个星形图案化电阻材料层410，415用介质材料进行电气绝缘，使电流不能在两个星形图案层之间通过。各个导电迹线对440a，440b和440c，440d位置非常接近，因而也用介质材料460隔开，使能进行侧面差分耦合。与上述所有电阻功率分配器相似，为了提供更多的CPU网络连接，可以增加分支数。尽管用介质材料460隔开，每个端子对430a-e仍可能从介质材料460的任一侧面接近(已示出)或从介质材料仅有的一个侧面接近(未示出)。
参看图10(a)，该图用图形示出一个差分电阻功率分配器600，该功率分配器包含分立电阻元件。原理电路包括电阻器610a-f，各电阻器应具有相同电阻，以使差分信号在导电迹线620a-f之间平均分配。电阻器610a-f还与一对差分总线线路630a，630b相连，使向一对导电迹线传输的差分信号将经相应的电阻器对传播，且处在总线线路630a，630b上。一旦在总线线路630a，630b上，信号便在其它电阻器对之间分配，并由其它导电迹线对接收。例如，向导电迹线对620a和620b传输的差分信号经电阻器610a和610b并向总线线路630a和630b传播。信号在其它电阻器对610c，610d和610e，610f之间分配，并在其它导电迹线对620c，620d和620e，620f上被接收。
这种布置的对称性比图9(a)和9(b)所示的星形图案布置的对称性差，且端子对之间的传播时间会变化。例如，由于沿总线线路630a，630b有不同的传播距离，故使差分信号从导电迹线对620a和620b传输至导电迹线对620c和620d要比从导电迹线对620a和620b传输至导电迹线对620e和620f的时间短。
由于所有元件均处在一层上，故这种物理布局会引起不同的传播延迟。然而，与其它类型的电阻功率分配器相比，这种布局却具有元件的制造成本低的优点。尽管这里示出的电阻功率分配器600是用来分离差分信号的，但它也能分离单端信号。
参看图10(b)，电阻功率分配器600的物理布局是在一层上实现并采用标准的分立表面安装电阻元件。如对图10(a)所述，成对的导电迹线620a-f接收差分信号并经电阻器610a-f将信号发送至差分总线线路630a，630b。一旦处于差分总线线路630a，630b上，差分信号能量便在其它电阻器之间分配，信号向其它各对导电迹线传播。例如，向导电迹线对620a和620b发送的差分信号经相应的电阻器对610a，610b并向差分总线线路630a，630b传播。然后，差分信号在另外两对分立电阻器610c，610d和610e，610f之间分配，并经可以将信号传送至其它电路的其它对导电迹线620c，620d和620e，620f传播。图10(a)和10(b)所示电阻功率分配器600可以扩展成包括一些与差分总线线路630a，630b相连的附加导电迹线和电阻器。
通过延伸电阻器610b，610d和610f下方的总线线路630b，可以在一层上实现电阻功率分配器600，因而缩短多层连接和总线线路630a，630b的长度。由于缩短了总线线路630a，630b的长度，便减小了寄生效应以及延时的失配。
通过使总线线路630a，630b的路径非常接近的路由形成共面边缘耦合总线线路，还能充分利用差分信号发送的优越性。通过用单一导电迹线代替成对导电迹线，以及将单一分立电阻器用于每一成对分立电阻器并用一根总线线路代替一对总线线路，也能对单端信号实现差分电阻功率分配器600。
参看图11，电阻功率分配器600做成圆形结构，以减小经过阻抗路径的传播时间变化。电阻功率分配器600包括电阻器610a-j和导电迹线620a-j，这与图10(b)所示电阻器和导电迹线相类似。不过，这种实现方法通过用叠层圆形导线650a，650b代替总线线路630a，630b，缩短了电阻器之间的非对称路径。
本例中，五对导电迹线620a，620b、620c，620d、620e、620f、620g，620h以及620i，620j中的每一对都可能接收经相应分立电阻器对并向圆形导线650a，650b传播的差分信号。差分信号分散到其它各对分立电阻器610a-j上，并向其它各对导电迹线620a-j传播。
由于圆形导线650a，650b的外形对称，故与图10的实施方案相比，可以减小从一对导电迹线传播到其它导电迹线对的差分信号的延时变化。这种物理布局还具有下列优点，即包含各对导电迹线620a，620b、620c，620d、620e，620f、620g，620h以及620i，620j的导电迹线非常接近并能改善差分信号发送性能。
尽管圆形导线650a，650b具有圆的几何外形，但另一些闭合形状的导线也能用来减小传播时间差异。例如，像等边三角形或正方形这样一类规则多边形均可以均衡延迟。通常，为了获得最大带宽，闭合形状的周长应在所关注的最高频率处呈现电气短路。
参看图12，电阻功率分配器实际上是用分接两个导电迹线710，720的分布式电阻器700实现。回头参看图5，电阻器20a分接各具有特性阻抗Z0的两个导电迹线30a，30b，同时电阻器20a具有远大于Z0的电阻，因此，只有小部分传播信号在导电迹线30a，30b之间双向传送。
返回图12，按图案构成的电阻材料形成分布式电阻器700。分布式电阻器700夹在各具有特性阻抗Z0的两个导电迹线710，720之间。与图5所示电阻器20a相类似，分布式电阻器700的电阻远大于导电迹线710，720和Z0。
当信号经导电迹线之一传播时，分布式电阻器700将一小部分信号分接到另一个导电迹线上。例如，若信号在导电迹线710上传播，则分布式电阻器700从导电迹线710分出一部分信号并将该部分信号传送至另一个导电迹线720。分布式电阻器700能够在导电迹线710，720之间进行双向信号传送，所以，信号可以反方向传送。
为了确保分布式电阻器的性能，分布式电阻器700的长度730一般大于传播信号特征波长的约1/10。例如，信号的波长可能是正交调幅信号的载频波长、与已调脉冲的边缘过度速率相对应的波长或其它波长量度。分布式电阻器700也可以制成为延伸越过单层电路板表面，或在多层电路板之间延伸的形式或采用其它类似结构。
分布式电阻700还可以通过形成两个电阻材料区域的方法来实现用于差分信号的目的，其中一个区域分布在两个导电迹线之间，而第二个区域分布在辅助差分导电迹线之间。由于总电阻可能沿长度730增加，故分布式电阻700能为传播的信号提供方向性。还可以沿长度730改变电阻器700每单位长度的电阻率，以进一步改善方向性。
参看图13，电阻功率分配器600包括电阻性弹性连接器800，用于提供分接位于印制电路板830中金属衬垫810a-d和处在印制电路板840内部的金属衬垫820a-d之间的信号的电阻器。金属衬垫810a-d，820a-d与也处在相应印制电路板830，840内的相应导电迹线850a-d，860a-d相连。电阻性弹性连接器800插入用于在印制电路板830，840之间定位的插座870内并用夹子(未示出)施加压力，以保证金属衬垫810a-d，820a-d与电阻性弹性连接器800之间的接触。与图12的电阻功率分配器相似，电阻性弹性连接器800的电阻远大于导电迹线850a-d，860a-d的特性阻抗，所以，电阻功率分配器600适合于高数据率通信。
在前面针对图1～8所讨论的例子中，CPU 40a-e发送和接收数字信号，但是其它数字器件也可能用来发送和接收数字信号。例如，存储器芯片、图形处理器、网络处理器、可编程逻辑器件、网络接口器件、触发器或另一些类似数字器件可用于发送和接收数字信号。某些CPU在其内部电路中也可能包含收发信机。所以，在另一个例子中，在CPU40a，40b里面可能包含图5所示收发信机140a，140b。还可以利用各种器件来调节CPU所发送和接收的信号。除收发信机外，转发缓冲器或类似信号调节器件可以与CPU相连来调节信号。
在网络10内可以用各种类型的导线将CPU与电阻功率分配器相连。导电迹线常用在电路板和连接CPU的多层电路插卡上。然而，另一些导线，如刻蚀的导线，柔性电路(flex circuit)、单心线、电缆或类似导电器件也可能用于将CPU与电阻功率分配器相连。
如上所述，电阻功率分配器包括将信号分散到CPU之间的电阻器。但是，电容器、电感器、二极管或其它类似器件也可以用于分离信号。电阻器还可以利用有源器件(如晶体管)做成可变电阻器，使在制造之后能对电阻功率分配器进行重新配置。此外，这种实施方案能利用反馈来控制电阻，以抵消制造变化、温度变化或其它类似偏离。和单端信号功率分配器还可以配置成分离差分信号。
功率分配器可以用不同的结构来实现，而不局限于图9～13所示的结构。若干材料和制造方法可用来方便地生产低成本的功率分配器。例如，电阻功率分配器可以用可光成像的电阻层生产或者可以用光刻和化学腐蚀工艺构成图案。若干材料，如镍铬铁合金(可从BITechnologies Corp.of Fullerton，CA得到)，氮化钽(可从InternationalResistive Company，Inc.，of Corpus Christi，TX得到)，电阻膏剂(可从Metech，Inc.，of Elverson，PA得到)，电阻浆料(可从Coates CircuitProducts，of Midsomer Norton，Bath，United Kingdom得到)、OhmegaplyTM(可从Ohemga Technologies Inc.，of Culver City，CA得到)、电阻弹性体连接器(可从Fujipoly America Corporation，ofCarteret，NJ得到)或另一些类似材料可用于生产电阻层。若干方法也可以用于将电阻材料组合到低成本印制线路板中。
如对图8所述，耦合器可以在导电迹线之间耦合一部分信号。然而，另一些耦合器，如电容耦合器、电感耦合器或其它类似器件也可用于在导电迹线之间耦合信号。差分耦合器(例如，8端口差分耦合器)也可用于将差分信号耦合至CPU。每种耦合器结构实际上是分离的，例如平分成两个元件。耦合器还可以由带线、微带、槽线、鳍线、共面波导结构或类似波导结构构成。
上述功率分配器可以支持各种信号发送方法来实现高数据率通信。一些实例包括二进制数字信号发送、多电压电平信号发送、基于边缘或基于脉冲的调制信号发送制式以及窄带调制载波制式，如QAM、QPSK、FSK或类似的调制技术。为了在数据率和可靠性方面实现最佳通信，应使信号发送方法适合于特定网络实施方案的特性。
针对图7的各种类型的阻抗可以端接导电迹线30a-e并减小信号在网络10内部的内反射。端子电阻器150a-e可以端接导电迹线30a-e，但任何类型的阻抗都能用作端子。例如，电容器、电感器、二极管或晶体管均可提供端接导电迹线的阻抗。电容器、电感器、二极管或晶体管还可以与电阻器一起用来提供端子。
以上介绍了本发明的一些例子。尽管如此，在不背离本发明的理念和范围的前提下，当然也可以作各种变更。因此，在以下权利要求范围内包含了另一些例子。
权利要求
1.一种装置，包括第一和第二数字器件；具有第一特性阻抗的第一导线，该第一导线与第一数字器件相连，具有第二特性阻抗的第二导线，该第二导线与第二数字器件相连；以及将第一导线与第二导线连接的阻抗路径，该阻抗路径具有的阻抗为至少1/3第一特性阻抗和至少1/3第二特性阻抗。
2.权利要求1的装置，其中，阻抗路径包含至少一个电阻元件。
3.权利要求2的装置，其中，该至少一个电阻元件包含电阻器。
4.权利要求1的装置，其中，差分电信号在第一和第二数字器件之间传送。
5.权利要求1的装置，其中，阻抗路径包含以Y形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连，而另一个电阻元件与第二导线相连。
6.权利要求1的装置，其中，阻抗路径包含以德尔塔形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连，而另一个电阻元件与第二导线相连。
7.权利要求2的装置，其中，该至少一个电阻元件包含至少一层。
8.权利要求2的装置，其中，该至少一个电阻元件包含图案化的电阻材料。
9.权利要求2的装置，其中，该至少一个电阻元件包含至少一个部件。
10.权利要求1的装置，其中，数字器件中至少一个包含发射器、接收器或者发射器和接收器。
11.权利要求1的装置，其中，数字器件中至少一个包含中央处理单元。
12.一种方法，包括以下步骤将第一导线和第二导线分别与第一数字器件和第二数字器件相连，该第一导线具有第一特性阻抗，该第二导线具有第二特性阻抗；以及将阻抗路径与第一导线和第二导线相连，该阻抗路径具有的阻抗为至少1/3第一特性阻抗和至少1/3第二特性阻抗。
13.权利要求12的方法，还包含在阻抗路径中堆叠电阻元件。
14.权利要求12的方法，还包含在阻抗路径中按星形图案安装电阻元件。
15.权利要求12的方法还包含在至少一条导线上安装至少一个电阻元件。
16.一种方法，包括以下步骤将电信号经阻抗路径传送到至少一条导线上，该至少一条导线具有第一特性阻抗，该阻抗路径具有的阻抗为至少1/3第一特性阻抗。
17.权利要求16的方法，其中，电信号是单端信号。
18.权利要求16的方法，其中，电信号是差分信号。
19.一种装置，包括适配于连接两个数字器件的两个端子；与第一端子相连的第一导线，与第二端子相连的第二导线；该第一导线具有第一特性阻抗，该第二导线具有第二特性阻抗；以及将第一导线与第二导线相连的阻抗路径，该阻抗路径具有的阻抗为至少1/3第一特性阻抗和至少1/3第二特性阻抗。
20.权利要求19的装置，其中，阻抗路径包含至少一个电阻元件。
21.权利要求20的装置，其中，该至少一个电阻元件包含电阻器。
22.权利要求20的装置，其中，该至少一个电阻元件包含高阻抗传输线。
23.权利要求19的装置，其中，阻抗路径包含以Y形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连而另一个电阻元件与第二导线相连。
24.权利要求19的装置，其中，阻抗路径包含以德尔塔形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连，而另一个电阻元件与第二导线相连。
25.一种装置，包括包括与母板相连的第一中央处理单元和第二中央处理单元的计算机；与第一中央处理单元相连并沿母板延伸的第一导线，该第一导线具有第一特性阻抗；与第二中央处理单元相连并沿母板延伸的第二导线，该第二导线具有第二特性阻抗；以及与第一导线和第二导线相连的阻抗路径，该阻抗路径具有的阻抗为至少1/3第一特性阻抗和至少1/3第二特性阻抗。
26.权利要求25的装置，其中，阻抗路径包含至少一个电阻元件。
27.权利要求26的装置，其中，该至少一个电阻元件包含电阻器。
28.权利要求26的装置，其中，该至少一个电阻元件包含高阻抗传输线。
29.权利要求25的装置，其中，阻抗路径包含以Y形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连，而另一个电阻元件与第二导线相连。
30.权利要求25的装置，其中，阻抗路径包含以德尔塔形网络连接的至少三个电阻元件，一个电阻元件与第一导线相连，而另一个电阻元件与第二导线相连。
31.一种网络，包括第一，第二和第三CPU；与第一CPU相连的第一导线，与第二CPU相连的第二导线，与第三CPU相连的第三导线，第一导线具有第一特性阻抗，该第二导线具有第二特性阻抗，该第三导线具有第三特性阻抗；以及包括第一、第二和第三电阻元件的阻抗路径，第一电阻元件将第一导线与第二导线相连，第二电阻元件将第二导线与第三导线相连，第三电阻元件将第一导线与第三导线相连，第一电阻元件具有至少1/3第一特性阻抗和至少1/3第二特性阻抗的阻抗，第二电阻元件具有至少1/3第二特性阻抗和至少1/3第三特性阻抗的阻抗，第三电阻元件具有至少1/3第一特性阻抗和至少1/3第三特性阻抗的阻抗。
32.权利要求31的网络，其中，第一电阻元件、第二电阻元件和第三电阻元件以Y形网络连接。
33.权利要求31的网络，其中，第一电阻元件、第二电阻元件和第三电阻元件以德尔塔形网络连接。
全文摘要
在某些实施方案中，具有某个特性阻抗的第一导线与某个数字器件相连，而也具有某个特性阻抗的第二导线与另一个数字器件相连。阻抗路径将两导线连接起来，并具有为第一导线特性阻抗的至少1/3的阻抗以及为第二导线特性阻抗的至少1/3的阻抗。还提出另外几种实施方案。
文档编号H03H7/48GK1663119SQ03814490
公开日2005年8月31日 申请日期2003年4月4日 优先权日2002年4月19日
发明者J·本哈姆, J·克里奇罗, R·阿米尔塔拉亚, M·奈洛, T·西蒙 申请人:英特尔公司