专利名称：用于半导体装置的编码电路及使用其的冗余控制电路的制作方法
技术领域：
本发明涉及一种编码电路及使用其的冗余控制电路，具体而言，涉及c编码一由冗余块提供的局部修复信号(local repair signal)而产生整体信号的编码电路。
背景技术：
通常，半导体装置包括多种冗余块以便提高其成品率。特定冗余块根据将要修复的地址和输入/输出(I/O)信号而作用。在这期间，需要整体修复信号来表示芯片操作中修复模式的启动。这种整体修复信号通过编码由每个修复块所提供的局部修复信号而产生。
图1说明了一现有冗余电路中的编码电路。
参看图1，编码电路包括第一至第十六NOR门(或非门)NO1至NO16，用于响应于第一至第三十二局部修复信号REP<0:31>中的两个局部修复信号分别输出第一至第十六逻辑信号；第一至第八与非门(NAND gate)NA1至NA8，用于接收自NOR门NO1至NO16输出的第一至第十六逻辑信号，其中每一与非门接收第一至第十六逻辑信号中的两个逻辑信号；第十七至第二十NOR门NO17至NO20，用于接收第一至第八与非门NA1至NA8的输出信号，其中每一NOR门接收与非门NA1至NA8的输出信号中的两个逻辑信号；第九与第十与非门NA9与NA10，用于接收NOR门NO17至NO20的输出信号，其中每一与非门接收NOR门NO17至NO20的输出信号中的两个逻辑信号；及第二十一NOR门NO21与反相器I1，通过接收与非门NA9与NA10的输出信号来产生整体修复信号REDGEN。
在图1所示的编码电路中，当至少第一至第三十二局部修复信号REP<0:31>之一为逻辑高时，将整体修复信号设定为高以通知正在芯片中执行冗余操作。
然而，由于现有使用的编码电路块的尺寸非常大，所以编码电路块在芯片中占据了大部分空间。尤其，当局部修复信号的数目随冗余块的数目的增加而增加时，用于编码电路的区域可能以非线性急剧扩展。此外，由于局部修复信号必须传至逻辑门进行五次逻辑组合以产生整体修复信号，因此现有编码电路中从局部修复信号的提供至整体修复信号的产生，约需3ns的时间延迟，此延迟不利于提高冗余操作的处理速度。因此，在I/O信号产生中存在引起假信号(glitch signal)的问题。
发明内容
本发明致力于半导体设备的编码电路及使用其的冗余控制电路，其解决了上述问题且能够通过采用具有共同编码方案的编码器来减少冗余电路所占据的面积，且通过使整体信号与I/O信号同时产生来消除不必要的假信号与时间延迟。
本发明的一方面在于提供半导体设备的编码电路，其包括预充电节点；用于向预充电节点提供电源电压的第一PMOS晶体管；并行连接于预充电节点与接地电压之间的多个NMOS晶体管，其由多个外部信号驱动；及用于根据预充电节点的逻辑状态来产生编码信号的输出电路。
本发明的另一方面在于提供半导体设备的编码电路，其包括预充电节点；用于向预充电节点提供接地电压的第100个NMOS晶体管；并行连接于预充电节点与电源电压之间的多个PMOS晶体管，其由多个外部信号驱动；及用于根据预充电节点的逻辑状态来产生编码信号的输出电路。
本发明也提供半导体设备的冗余控制电路，其包括用于根据地址信号与冗余启用信号(redundancy enable signal)来产生局部冗余信号的多个修复地址选择器；用于根据这些局部冗余信号来输出待修复的I/O信息信号的多个修复I/O选择器，其中每一个对应于修复地址选择器；用于从I/O信息信号产生I/O信号的I/O解码器；及编码器，用于根据局部冗余信号，产生复位以启动I/O信息信号，以及产生整体冗余信号(global redundancy signal)以通知冗余操作在芯片中启动并控制I/O解码器。
结合附图参考随后的描述可以得到对于本发明的更为完整的理解，其中图1说明一现有冗余电路中的编码电路；图2为根据本发明的冗余控制电路的方块图；图3为根据本发明的一实施例的编码器的电路图；及图4为根据本发明的另一实施例的编码器的电路图。
具体实施例方式
将在下文参看附图更详细地描述本发明的优选实施例。然而，本发明可具体化为不同形态而不必受此处陈述的实施例的限制来建构。当然，提供这些实施例将使得本公开详细且完整，且将对本领域技术人员充分传达本发明的范畴。整个说明书中相同数字代表相同组件。
图2为根据本发明的冗余控制电路的方块图。
参看图2，冗余控制电路包括多个修复地址选择器100_1至100_M，用于根据地址信号Address及冗余启用信号REDEN来产生局部冗余信号REP<1:M>；多个修复I/O选择器200_1至200_M，用于根据修复地址选择器100_1至100_M的局部冗余信号REP<1:M>来输出用于修复的I/O信息信号IOBUS<0:3>，其中每一个对应于每一修复地址选择器100_1至100_M；I/O解码器300，用于通过解码待修复的I/O信息信号IOBUS<0:3>来产生I/O信号IO<0:15>；及编码器400，根据局部冗余信号REP<1:M>，产生复位信号RESET<0:3>以启动I/O信息信号IOBUS<0:3>，及产生整体冗余信号REDGEN以通知冗余操作在芯片中启动并控制I/O解码器300。
现将描述上述构成的冗余控制电路的操作。
当冗余启用信号REDEN为逻辑高且向其输入特殊地址Address时，对应于该特殊地址的局部冗余信号(例如，REP<1:M>之一)从其在修复地址选择器100_1至100_M中所对应的修复地址选择器以逻辑高电平产生。与特殊地址不对应的其它修复地址选择器产生逻辑低的逻辑低局部冗余信号(例如，剩余的REP<1:M>)。分别充当修复地址选择器100_1至100_M的输出的局部冗余信号REP<1:M>中的每一个均用以操作多个冗余块。
由于修复I/O选择器200_1至200_M一一对应地连接至修复地址选择器100_1至100_M，所以与逻辑低的逻辑高局部冗余信号(REP<1:M>之一)相对应的修复I/O选择器(200_1至200_M之一)仅输出存储于其中的I/O信息。换言之，修复I/O选择器200_1至200_M具有其特有的用于修复的I/O信息，且根据向其传送的局部冗余信号REP<1:M>通过I/O总线(即IOBUS<0:3>)来输出必须修复的I/O信息。举例而言，若有必要修复I/O＝3，则I/O信息信号设定为0011(I/O总线<3:0>＝0011)。
I/O解码器300由整体冗余信号REDGEN驱动，其解码I/O信息信号IOBUS<0:3>且通过IO<15:0>输出解码的I/O信息信号以作为待修复的I/O信号IO<0:15>。
此外，当任一局部冗余信号REP<1:M>未被设定为逻辑高以调节非操作状态时，编码器400输出逻辑低的整体冗余信号REDGEN以通知不存在冗余操作且其控制I/O解码器300使其不作用。修复I/O选择器200_1至200_M输出复位信号RESET<0:3>以启动I/O信息信号IOBUS<0:3>，修复I/O选择器200_1至200_M的输出全为逻辑低。换言之，逻辑低的复位信号RESET<0:3>施加至IO总线，以启动I/O信息信号IOBUS<3:0>使其全为逻辑低电平。
另一方面，若根据当至少一个局部冗余信号REP<1:M>转为逻辑高电平时启用冗余操作，则整体冗余信号REDGEN以逻辑高电平输出以通知此时冗余操作正在作用中，且其控制I/O解码器300以使其可操作。而且，复位信号RESET<0:3>浮动(即未作用)，以允许I/O信息信号IOBUS<0:3>(修复I/O选择器200_1至200_M的输出)传送至I/O解码器300中。
图3为根据本发明的优选实施例的编码器400的电路图。
参看图3，编码器400包括预充电节点Q100；用于向预充电节点Q100提供电源电压的第一PMOS晶体管P10；并行连接于预充电节点Q100与接地电压之间且由多个外部信号驱动的多个NMOS晶体管410；及用于根据预充电节点Q100的逻辑状态来输出编码信号REDGEN(即整体冗余信号)的输出电路420。
现将更详细地描述相对于上文引证的冗余控制电路的编码器的结构与操作。
编码器400也包括用于根据预充电节点Q100的电压状态来产生复位信号RESET<0:3>以启动I/O总线IOBUS<0:3>的复位电路430。复位电路430由连接于I/O总线IOBUS<0:3>(复位信号的输出端)与接地电压Vss之间的多个NMOS晶体管构成且其通过预充电节点Q100的电压状态驱动。
局部冗余信号REP<1:M>(REP1至REPM)用作编码器400的外部信号。多个NMOS晶体管410并行连接于预充电节点Q100与接地电压Vss之间，其中将第一至第M个NMOS晶体管NT1至NTM(即多个NMOS晶体管410)建构成由局部冗余信号REP<1:M>来对其每一个加以驱动。
输出电路420依据预充电节点Q100的逻辑状态来产生整体冗余信号REDGEN以作为其编码信号。该输出电路包括将预充电节点Q100的逻辑状态转换成整体冗余信号REDGEN的反相器110；及根据该整体冗余信号REDGEN向预充电节点Q100提供电源电压Vcc的第二PMOS晶体管P20。
将结合冗余控制电路的操作来阐述前述建构的编码器的示例性操作。
当根据地址Address不存在冗余操作时，将施加至编码器400的局部冗余信号REP<1:M>全部设定为逻辑低。因此，不开启由局部冗余信号REP<1:M>控制的NMOS晶体管NT1至NTM。在此期间，通过第一PMOS晶体管P10将逻辑高信号施加至预充电节点Q100。
在预充电节点Q100处的逻辑高信号开启复位电路430的NMOS晶体管NT10至NT40以输出逻辑低的复位信号RESET<0:3>。复位信号RESET<0:3>重设全部I/O总线，使I/O信息信号IOBUS<0:3>变为逻辑低。而且，作为电源电压电平的预充电节点的逻辑高信号通过输出电路420的反相器输出为逻辑低的整体冗余信号REDGEN。根据逻辑低的整体冗余信号REDGEN，开启第二PMOS晶体管P20，以向预充电节点Q100连续提供逻辑高电源电压。
另外，当根据向其施加的地址Address启用冗余操作时，至少一个局部冗余信号REP<1:M>(即REP1至REPM)变为逻辑高信号。因此，开启NMOS晶体管NT1至NTM中的至少一个。而且，通过第一PMOS晶体管P10来向预充电节点Q100提供电源电压Vcc。
此处，若对NMOS晶体管NT1至NTM加以设计以使其电流操纵性能(current drivability)比第十PMOS晶体管P10更强，则通过第一PMOS晶体管P10来对预充电节点Q100充电的电源电压Vcc通过NMOS晶体管NT1至NTM中的至少一个而连接至接地电压Vss，且进而预充电节点Q100被放电至逻辑低的接地电压。
预充电节点Q100的逻辑低信号未开启NMOS晶体管NT10至NT40以进而使复位信号RESET<0:3>浮动。预充电节点Q100的逻辑低信号(即接地电压电平)通过输出电路420的反相器输出为逻辑高的整体冗余信号REDGEN。根据逻辑高的整体冗余信号REDGEN，关闭第二PMOS晶体管P20以保持在接地电压Vss上的预充电节点Q100为逻辑低。
依据模拟结果，若将第一PMOS晶体管P10设计成沟道宽度设计为3μm、沟道长度为1.5μm而NMOS晶体管NT1至NTM的沟道宽度为3μm、沟道长度为0.35μm，则在小于1ns的开关时间内流过小于50μA的电流且产生整体冗余信号。
图4为根据本发明的另一实施例的编码器400的电路图。
参看图4，根据本发明的另一实施例的编码器400包括预充电节点Q200；用于向预充电节点Q200提供接地电压的第一NMOS晶体管NT100；并行连接于预充电节点Q200与电源电压之间且由多个外部信号驱动的多个PMOS晶体管415；及用于根据预充电节点Q200的逻辑状态来输出编码信号REDGEN(即整体冗余信号)的输出电路425。
现将更详细地描述相对于上文引证的冗余控制电路的编码器的结构与操作。
图4中所示的编码器也包括用于根据输出电路425的预定控制信号来产生复位信号RESET<0:3>以启动I/O总线IOBUS<0:3>的复位电路435。该复位电路435由连接于I/O总线IOBUS<0:3>(复位信号的输出端)与接地电压Vss之间且由输出电路425的预定控制信号驱动的多个重设NMOS晶体管NT200至NT230构成。
反向局部冗余信号REPb<1:M>(REPb1至REPbM)用作编码器400的外部信号。多个PMOS晶体管415并行连接于预充电节点Q100与电源电压Vcc之间，其中将第一至第M个PMOS晶体管P1至PM(即多个PMOS晶体管415)建构成由反向局部冗余信号REPb<1:M>来对其每一个加以驱动。
输出电路425依据预充电节点Q200的逻辑状态来产生整体冗余信号REDGEN以作为其编码信号。输出电路425包括将预充电节点Q200的逻辑状态转换成预定控制信号的第一反相器I100；根据预定控制信号(即第一反相器I100的输出)向预充电节点Q200提供电源电压Vcc的PMOS晶体管P100；及将预充电节点Q200的反向逻辑状态转换成整体冗余信号REDGEN的第二反相器。
将结合冗余控制电路的操作来阐述前述建构的编码器的示例性操作。
当不存在根据地址Address的冗余操作时，施加至编码器400的反向局部冗余信号REPb<1:M>全部设定为逻辑高。因此，由反向局部冗余信号REPb<1:M>控制的PMOS晶体管P1至PM不传导。在此期间，通过第一NMOS晶体管NT100将逻辑低信号施加至预充电节点Q200。
在预充电节点Q200处的逻辑低信号通过第一反相器I100来产生为逻辑高控制信号。逻辑高控制信号通过第二反相器I200输出为逻辑低的整体冗余信号REDGEN。在此期间，逻辑高控制信号开启复位电路435的重设NMOS晶体管NT200至NT230以输出逻辑低的复位信号RESET<0:3>。因此，复位信号RESET<0:3>重设全部I/O总线，使I/O信息信号IOBUS<0:3>变为逻辑低。
另外，当根据向其施加的地址Address启用冗余操作时，至少一个反向局部冗余信号REPb<1:M>(即，REP1至REPM)变为逻辑低信号。因此，开启PMOS晶体管P1至PM中的至少一个。
此处，需要区分PMOS晶体管P1至PM与NMOS晶体管NT100之间的电阻值，以通过调节其分压效应来对预充电节点Q200施加逻辑高信号。
预充电节点Q200的逻辑高信号经由第一反相器I100转换成逻辑低的预定控制信号。逻辑低控制信号经由第二反相器I200输出为逻辑高的整体冗余信号REDGEN。在此期间，逻辑低控制信号开启PMOS晶体管P100以向预充电节点Q200提供电源电压Vcc，并且关闭重设NMOS晶体管NT200至NT230以使复位信号RESET<0:3>浮动。
如前文所述，本发明能够减小仅包括多个NMOS晶体管、一PMOS晶体管及一反相器的编码器(或编码电路)的尺寸。而且，即使当外部信号的数量增加时，也可以通过方便地将电路体积扩大NMOS或PMOS晶体管的单个单元。此外，尽管由于由传送多个逻辑状态而导致的自外部信号的施加至编码信号的输出的时间延迟至少约为3，而使得现有方案在冗余操作中存在时间延迟的问题，但是本发明克服了此限制。另外，在现有技术中由于信号传播的时间延迟而导致随后的I/O解码器中存在不当的假信号，而根据本发明的编码器由于其能够编码信号(即整体冗余信号)而没有此时间延迟，所以能够消除I/O解码器的假信号。
总之，本发明能够通过将多个外部信号连接至单个共同预充电节点来减小编码电路(或编码器)的尺寸，以输出预定编码信号。
此外，本发明防止自外部信号的施加至编码信号的产生的时间延迟。
因此，本发明由于能够防止冗余电路的整体冗余信号的产生中的时间延迟并进而阻止假信号的引入，所以其提高了芯片的效能。
尽管已结合在附图中说明的本发明的实施例来描述本发明，但是本发明并不受限于此。本领域技术人员将了解在不背离本发明范畴及精神的情况下可对其进行各种替换、更改及改变。
权利要求
1.一种半导体设备的编码电路，其包括一预充电节点；第一PMOS晶体管，其用于向该预充电节点提供一电源电压；多个NMOS晶体管，其并行连接于该预充电节点与一接地电压之间且由多个外部信号驱动；及一输出电路，其用于根据该预充电节点的一逻辑状态来产生一编码信号。
2.如权利要求1所述的编码电路，其中该输出电路包括一反相器，其用于将该预充电节点的一逻辑状态转换成该编码信号；及第二PMOS晶体管，其用于根据该编码信号来向该预充电节点提供该电源电压。
3.一种半导体设备的编码电路，其包括一预充电节点；第一NMOS晶体管，其用于向该预充电节点提供一接地电压；多个PMOS晶体管，其并行连接于该预充电节点与一电源电压之间且由多个外部信号驱动；及一输出电路，其用于根据该预充电节点的一逻辑状态来产生一编码信号。
4.如权利要求3所述的编码电路，其中该输出电路包括第一反相器，其用于将该预充电节点的一逻辑状态转换成一控制信号；第二反相器，其用于将该控制信号转换成该编码信号；及一PMOS晶体管，其用于根据该控制信号来向该预充电节点提供该电源电压。
5.一种半导体设备的冗余控制电路，其包括多个修复地址选择器，其用于根据一地址信号及一冗余启用信号来产生局部冗余信号；多个修复I/O选择器，其用于根据该局部冗余信号来输出待修复的I/O信息信号，且这些修复I/O选择器中每一个对应于这些修复地址选择器；一I/O解码器，其用于自这些I/O信息信号产生I/O信号；及一编码器，其根据局部冗余信号，产生复位信号以启动这些I/O信息信号，且用于产生一整体冗余信号以通知在一芯片中启动一冗余操作并控制该I/O解码器。
6.如权利要求5所述的冗余控制电路，其中该编码器包括一预充电节点；一PMOS晶体管，其用于向该预充电节点提供一电源电压；多个NMOS晶体管，其并行连接于该预充电节点与一接地电压之间且由局部冗余信号驱动；一复位电路，其用于根据该预充电节点的一逻辑状态来产生复位信号；及一输出电路，其用于根据该预充电节点的一逻辑状态来产生该整体冗余信号。
7.如权利要求5所述的冗余控制电路，其中该编码器包括一预充电节点；第一NMOS晶体管，其用于向该预充电节点提供一接地电压；多个PMOS晶体管，其并行连接于该预充电节点与一电源电压之间且由局部冗余信号驱动；一输出电路，其用于根据该预充电节点的一逻辑状态来产生一预定控制信号及该整体冗余信号；及一复位电路，其用于根据该控制信号来产生复位信号。
全文摘要
本发明提供用于半导体设备的编码电路及使用其的冗余控制电路，其中多个外部信号共同耦合至预充电节点以输出预定编码信号。根据此编码电路，能够减小编码电路占据的面积且有利于防止自外部信号的施加至编码信号的产生的时间延迟效应。另外，能够减少由冗余电路的整体冗余信号(global redundancy signal)产生中的延迟而导致的假信号(glitch signal)的产生，以使得能够改良半导体设备的性能。
文档编号H03K19/0944GK1617260SQ20041005560
公开日2005年5月18日 申请日期2004年7月30日 优先权日2003年11月11日
发明者朴荣洙 申请人:海力士半导体有限公司