专利名称：具计时延迟线∑－△调变器的制作方法
技术领域：
本发明系关于根据权利要求第1项预特征项的∑-Δ调变器(SDM)。
背景技术：
首先，应注意名称“∑-Δ调变器(SDM)”及“∑-Δ转换器”于下文被互换地使用，就硬件观点而言，SD AD转换器包括具下游数字滤波器的调变器。
先前技艺∑-Δ调变器的基本细节可发现于Norsworthy，S.R.；Schreiber，R.；Temes，G.C.∑-Δ数据转换器理论、设计及模拟-IEEE，1996十一月(ISBN0780310454)。
∑-Δ调变器形成常用于电线基础及无线通讯的AD转换器之基础，趋向愈来愈先进数字讯号加工及结果为趋向AD转换尽可能靠近输入或天线的趋势表示存在具更高分辨率及更宽频宽的转换器之需求。
提供具宽频宽及高分辨率及同时中度功率消耗的转换器之目的因而为移动式应用而产生。
原则上，有三种增加∑-Δ调变器分辨率的方式-由增加量化器的分辨率(更多位)-此伴随着因组件的不匹配而产生的线性问题；-由增加在调变器滤波器的阶及/或Q-因子-此伴随着稳定问题；-由增加超取样-在此情况，功率损失以至少计时频率的平方增加。此外，当计时频率增加时，加于最大可允许计时颤动的要求变得更严苛。
在先前技艺中有两种习知SDM具体实施例a)基于切换电容器技术的不连续时间转换器，输入讯号在SDM的输入被取样，此具体实施例能耐参数波动，对计时颤动不非常敏感及因此为最普遍的具体实施例，其基本缺点为必须选择运算放大器的频宽使得其至少为计时频率大小的五倍至十倍。此外，电容器重排噪声(KTC噪声)预先决定所使用电容器的最小尺寸，结果，这些转换器在高于约50MHz及/或高分辨率(高于约16位)的高计时频率逐渐地拉引非常大量的电流。在SDM输入的取样需要额外输入滤波器以避免混淆，该输入滤波器占据甚至更大的面积及进一步增加功率消耗，所以他们不构成具高分辨率及宽频宽的移动式应用之合适方法，b)基于连续时间集成器的转换器，该集成器一般使用RC、IC或gmc技术进行，这些转换器对影响时间常数的参数波动是敏感的。然而，它们在习知具体实施例的基本缺点为较SC方法显著为高的颤动敏感性，此原因为经由反馈讯号的整合，故经由已被反馈的讯号(一般为电流)的时间积分决定电流的响应，结果，计时颤动直接影响该反馈讯号。因一般该反馈讯号的振幅显著较输入讯号的振幅为高，结果为，颤动敏感性被进一步提高，这些连续时间转换器因而适合用于较高计时速率，因在此情况下运算放大器的频宽必须约略对应于计时频率，该输入讯号的低传输滤波一般与噪声成形在SD调变器内的相同滤波器区块一起进行，使得一般不需要抗混淆输入滤波器。
c)根据Madrid大学Hernandez教授的新提案，亦可能基于延迟线路取代集成器来进行SDM。虽然，观念上，此提供速度(因连续时间)与颤动敏感性间的良好协调，实际上，合适的连续时间延迟线路无法被整合于硅ICs。习知及适合个别延迟线路系基于SAW、BAW或分散LC观念。所有这些具体实施例具相当低的阻抗(典型上50至200欧姆)，再次造成高功率消耗。所以，此有兴趣的想法亦不构成所提出要求的实务方法。
发明内容
本发明系基于提供SDM的目的，与在先前技艺所揭示的及迄今已实际进行的SDMs相较，本发明SDM具较低的电力损失及较宽的频宽。
此目的系根据本发明藉由根据权利要求第1项的SDM达到。
权利要求第2至8项系关于根据本发明SDM的有利及较佳具体实施例。
根据本发明SDM的有利及较佳示例具体实施例使用图式解释于下文。
具体实施例方式
做为根据本发明SDM的示例具体实施例，图式显示具低传输滤波于前馈路径的二阶SDM的电路图。
在此情况下，使用已知原则(亦由Hernandez使用)沿延迟线路(DL)设计低输滤波。然而，根据本发明，计时(但连续振幅)线路(DL)取代先前技艺所使用的连续时间线而被使用，存在该计时线的各种集成实施-储体队伍装置(BBD)，-电荷耦合装置(CCD)。
两种装置皆已长时间以集成形式被大量生产，证实他们对制造的适合性，在此方面应参考下列文件在CCDs-美国专利第3,999,152号，-Eastman Kodak CCD Primer MTD/PS-0218，版次1-EastmanKodak公司，罗彻斯特，2001。
在BBDs-Edwards，R.T.；Cauwenberghs，G.；Pineda，F.J.；“声波瞬时分类的混合讯号校正器”-Conference Papor ISCAS 97，-Calvert，J.B.模拟延迟装置-<可在http//www.du.edu/-etuttle/electron/elect39.htm>发现于网络。
因为，尽管晶体管的使用，该两装置几乎是“被动”组件，少数组件的功率消耗为最少的。可达到的计时速度依据MOS晶体管的瞬时频率(在CCDs的情况下)及最大频率(在BBDs的情况下)而定，故在具ft、fmax值＞100GHz之次微米技术，在多至数100MHz范围的计时速度不会构成CCDs的问题。
对BBDs的操作高闸极/汲极重迭电容为需要的，此可由如装设连接至该晶体管的第二闸极条带或由延伸闸极超过汲极扩散(可能需要额外植入以进行此)或藉由具尽可能高的耦合电容之铝质路轨而达到。
少数特殊步骤被普遍用于CCDs制造技术以维持低传输损失，这些步骤包括使用高阻抗磊晶层及双闸技术，因在此情况仅使用少数组件，传输损失不为关键性的及特殊步骤不应为必要的。
使用CCDs一般可达到较使用BBDs为高的计时频率。
以最简单形式，在SDM的延迟线路(DL)及比较器在相同计时速率操作，故单一组件一计时循环的振幅-模拟延迟已足够。然而，如同在SC-基底转换器的情况下，此具体实施例需要抗混淆输入滤波器，但SDM本身仅具低功率消耗。
在根据本发明∑-Δ调变器的其它示例具体实施例中，该延迟线路(DL)以较比较器计时速率显著为高的计时速率被计时。
因而本发明基本观念为使用经计时延迟线路(DL)(其可以简单方式被整合及具低功率消耗)做为用做∑-Δ调变器的噪声成形之滤波器的中心组件。具中等功率消耗的快速SDM可与以时间连续方式操作的运算放大器(OA)联合实施。两种变化被提出以比较器计时速率计时该延迟线路(DL)或是以显著较高频率计时之。
此观念可被应用于几乎任何已知及可想象的时间连续∑-Δ转换器架构，特别是任何滤波器位准、低传输及带通转换器、实数及虚数转换器、单回路及串级转换器。
根据本发明二阶SDM的具低传输滤波于前馈路径的示例具体实施例的电路图(示于图式)显示，做为实例，仅为多数的可能实施例如具较高或较低的滤波位准、位数、增加或减少的超取样的其中一。带通转换器及甚至是虚数带通转换器亦可能经由两延迟组件(DL)及两运算放大器(OA)之使用而于一般称的共振器回路。具数字滤波于前馈路径，或串级转换器的合并，如与MASH观念调和，亦为可能的。亦可能使用前馈架构取代反馈架构实施低传输滤波(如在图式中所示)。
权利要求
1.一种具用于噪声成形的滤波器之∑-Δ调变器，且该滤波器具至少一延迟线(DL)，其特征在于该延迟线(DL)为计时线路。
2.根据权利要求第1项的∑-Δ调变器，其特征在于该延迟线(DL)为连续振幅线路。
3.根据先前权利要求其中一项的∑-Δ调变器，其特征在于该调变器以一种方式被设计使得该延迟线(DL)以该∑-Δ调变器的比较器计时速率被计时。
4.根据权利要求第1项或根据权利要求第2项的∑-Δ调变器，其特征在于该调变器以一种方式被设计使得该延迟线路(DL)以显著高于该∑-Δ调变器的比较器计时速率的计时速率被计时。
5.根据先前权利要求其中一项的∑-Δ调变器，其特征在于该调变器具至少一以时间连续方式操作的运算放大器(OA)及系与该至少一延迟线(DL)串联连接。
6.根据权利要求第5项的∑-Δ调变器，其特征在于该调变器具两延迟线(DL，DL 1)及两运算放大器(OA，OA 1)于一共振器回路。
7.根据先前权利要求其中一项的∑-Δ调变器，其特征在于该调变器系为串级变换器的形式。
8.根据先前权利要求其中一项的∑-Δ调变器，其特征在于该延迟线(DL)系藉由BBDs及/或CCDs整合。
全文摘要
一种∑－Δ调变器被提供为具用于噪声成形的滤波器，且该滤波器具至少一延迟线(DL)，该延迟线(DL)为计时线路。
文档编号H03M3/00GK1581703SQ20041005567
公开日2005年2月16日 申请日期2004年8月2日 优先权日2003年7月31日
发明者R·科克 申请人:因芬尼昂技术股份公司