专利名称：优先电路的制作方法
技术领域：
本发明涉及根据预先规定的相联存储器(Content AddressableMemoryCAM)等的多个相同地址信号的优先度进行译码，以得到二进制地址输出所使用的优先电路(优先权符号化电路)。
背景技术：
下面，应用附图对以往的优先电路进行说明。
图8是输入3个输入信号IN0、IN1以及IN2，通过时钟C1、C2以及C3控制并动作，作为进行所述输入信号的所定优先次序排位的结果，输出3个二进制输出信号OUT0、OUT1以及OUT2的以往构成的优先电路。
在该例中的优先电路，当任意一个输入信号为H信号时，为了表示任意一个输入信号是H信号，在输出端子HIT输出L，构成所谓的有源L电路，在输入了H信号的输入端子中，仅在优先权最高的输入端子所对应的输出端子输出H信号。在该例中，图中下方的优先度高，根据输入信号的优先次序从下方到上方依次下降。
800是优先电路，801表示构成该电路的优先电路单元，在该例中具有对应3个输入的3个优先电路单元。8020、8021以及8022是输入控制用的NMOS晶体管，根据在各自栅极输入的时钟信号C1同时被控制。这样，时钟信号C1在为H时将输入信号传输到优先电路的内部节点Q1、Q2以及Q3。
另一方面，8040、8041以及8042是串联连接在H电位到输出端子HIT之间的PMOS晶体管，优先度最高的PMOS晶体管8040的源极是H电位，另外，将优先度最低的PMOS晶体管8042的漏极连接到输出端子HIT上。每个晶体管，在栅极输入的信号为L时，将源极的电位传送到漏极。在此，在PMOS晶体管8040、8041以及8042的源极形成各自的传送信号节点P0、P1、P2。8030、8031以及8032是NMOS晶体管，将源极接地，漏极分别与PMOS晶体管8040、8041以及8042的漏极连接。在此，在NMOS晶体管8030、8031以及8032与PMOS晶体管8040、8041以及8042的栅极上，连接节点Q0、Q1以及Q2并输入相同的输入信号。根据该输入信号，NMOS以及PMOS晶体管被异或控制。
另外，8050、8051以及8052是2输入的AND电路，在一方的输入端子上连接节点Q0、Q1以及Q2，而在另一方的输入端子上连接PMOS晶体管8040、8041以及8042的源极。并且，这些输入逻辑与作为二进制地址信号在输出端子OUT0、OUT1以及OUT2输出。
接着，8060、8061以及8062是复位电路，但由于其构成在各优先电路单元完全相同，所以仅对复位电路8061进行说明。复位电路8061由3个NMOS晶体管8061a、8061b以及8061c构成。将NMOS晶体管8061a的源极以及漏极连接在输出端子OUT1与NMOS晶体管8061b的栅极之间，将NMOS晶体管8061c以及8061b串联连接在节点Q1以及地之间。另外，将NMOS晶体管8061a的栅极接地端子C3，将NMOS晶体管8061c的栅极接地端子C2。还有，来自这两个时钟端子C2、C3的信号(下面，称作时钟信号C2、C3)，与所述时钟信号C1同样地，对各优先电路单元进行同时控制。
根据这种构成，输入信号IN1以及节点Q1的电位为H，且传送信号节点P1的电位为H时，也就是说，输出端子OUT1的信号为H时，如果时钟信号C3为H，则NMOS晶体管8061a将导通并将输出端子OUT1的H电位传送到NMOS晶体管8061b的栅极。由此，NMOS晶体管8061b导通。在这里，如果时钟信号C2为H，由于NMOS晶体管8061b、8061c同时导通，所以节点Q1被复位为L。另外，在输入信号IN1以及节点Q1的电位为L时，也就是说，输出端子OUT1是L时，如果时钟信号C3为H，那么NMOS晶体管8061a导通并将输出端子OUT1的L电位传送到NMOS晶体管8061b的栅极。由此，NMOS晶体管8061b变为截止，时钟信号C2为H且NMOS晶体管8061也变为截止，节点Q1的电位保持为L。
下面，作为将多个H输入到输入端子IN0、IN1以及IN2(下面，将输入到这些输入端子的信号称作输入信号IN0、IN1以及IN2)的例子，对输入信号IN0＝L、IN1＝IN2＝H时的动作进行说明。
此时，首先，时钟信号C1为H，通过NMOS晶体管8020、8021以及8022导通，节点Q0、Q1以及Q2的信号状态成为(Q0、Q1、Q2)＝(L、H、H)，PMOS晶体管8040、8041以及8042的状态分别为ON、OFF、OFF，另外，NMOS晶体管8030、8031以及8032的状态分别为OFF、ON、ON。因此，传送信号节点P0、P1、P2以及输出端子HIT变为(P0、P1、P2、HIT＝H、H、L、L)，用AND电路8050、8051以及8052进行运算的结果，输出端子OUT0、OUT1、OUT2为(OUT0、OUT1、OUT2)＝(L、H、L)，即，在输入H的输入端子中，表示优先度最高的是第2个。
下面，通过将输出信号(L、H、L)与时钟信号C2以及C3输入到复位电路8060、8061以及8062，节点Q0、Q1以及Q2为(Q0、Q1、Q2)＝(L、L、H)，也就是说，仅输出信号为“H”的Q1被复位，输出从“H”变为“L”。由此，PMOS晶体管8041从OFF变为ON，另外，NMOS晶体管8031从ON变为OFF，根据该转换，传送信号节点P0、P1、P2以及输出端子HIT变为(P0、P1、P2、HIT)＝(H、H、H、L)。即，将传送信号“H”传送到传送信号节点P2，通过AND电路8050、8051以及8052的运算将输出端子的信号(OUT0、OUT1、OUT2)＝(L、L、H)输出，根据所述的复位动作，下一个优先次序的H输入是第3个输入信号IN2。
由此，在信号输入端子IN0、IN1以及IN2输入多个“H”时，从优先度高的端子依次选择，在输出端子OUT0、OUT1以及OUT2的任意一个中仅输出1个成为“H”的信号，且在节点Q0、Q1以及Q2中输入至少一个“H”，通过在输出端子HIT输出“L(有源L)”而表示。进而，输入信号数增加，通过追加优先电路单元801，也可以进行同样的动作。有关所述优先电路，在专利文献1中有说明。
在图9所表示的优先电路900，与图8的优先电路800对应，将PMOS晶体管8040、8041以及8042变换为NMOS晶体管9040、9041以及9042，将NMOS晶体管8030、8031以及8032变换为PMOS晶体管9030、9031以及9032，将AND电路8050、8051以及8052变换为NOR电路9050、9051以及9052，在节点Q0、Q1、Q2与NMOS晶体管9040、9041以及9042以及PMOS晶体管9030、9031以及9032的每个栅极端子之间添加反相器9070、9071以及9072，将传送信号节点P0不是固定为H而是固定为L，也可以同样进行优先次序排位。但是此时，输出端子HIT，在任意一个输入端子输入“H”时，即，在HIT检测时形成输出H的有源H的构成。
一般，在晶体管大小相同时，由于通过将PMOS晶体管ON能高速地使节点电位从0V上升为VDD电位，通过导通NMOS晶体管能高速地使节点电位从VDD电位下降到0V，与图8所示的优先电路800相比，图9所示的优先电路900能够更高速地进行优先次序排位动作。
图10所示的优先电路，在输出端子所连接进行逻辑运算的部分与图9的电路不同。在图9的优先电路中，通过NOR电路将输入信号的反转信号以及传送信号节点的电位进行逻辑运算的结果与输出OUT0、OUT1、OUT2相对应，在图10中，将通过输入优先电路单元的输入侧的传送信号节点电位的反转信号以及输出侧的传送信号节点的电位的AND电路进行逻辑运算的结果作为输出值OUT0、OUT1、OUT2，电路动作与图9所示的优先电路相同。
然而，在图10的以往构成中，比如，输入信号与(IN0、IN1、IN2)＝(H、L、L)对应，传送信号节点以及输出端子HIT的电位是(P0、P1、P2、HIT)＝(L、H、H、H)时，从传送信号节点P1到P2，或者，从传送信号节点P2到输出端子HIT的H信号的传送，由于该传送通过NMOS晶体管10041、10042进行，所以被传送信号仅降低该NMOS晶体管10041、10042的阈值电压量的电压，由此，存在H信号不能达到所定的高电位，受噪声等影响的问题。另外，由于输入数一增加，串行连接的NMOS晶体管的数目也增加，所以存在推迟优先次序排位动作的问题。
进而，为了检测在输入信号有两个以上的“H”，在每次检测一个第2个以后的优先次序的H输入时，由于用时钟信号C2、C3与输出信号OUT0、OUT1以及OUT2需要将节点Q0、Q1以及Q2复位，所以存在不能在1周期(cycle)内处理的问题。
上述问题，在信号极性不同的图8以及图9的优先电路中也同样产生。
专利文献1特开昭60-59595号公报
发明内容
本发明正是为有效解决上述课题而提出的方案，其第1目的是，防止降低传送信号节点的H电位并将H信号准确地传送到输出端子HIT，因而，能够由于噪声的影响不产生误动作。
另外，作为第2目的，本发明在上述目的的基础之上，将在输入数较多的优先电路中，存在没有输入相应信号的连续范围时，省略在该范围的相同且重复的动作，高速化整体的优先次序排位动作。进而，作为第3目的，本发明在上述目的基础之上，将在输入信号含有2个以上“H”时，也可以提供在1周期内处理的优先电路。
为了达到上述第1目的，在本发明中，将各优先电路单元的传送信号节点预充电成所定的高电位。进而，为了达到上述第2目的，在本发明中，在高位的特定输入信号中没有相应H信号(下面，也称作没有击中)时，具有用于将所定的低电位快速传送到低位的优先电路单元中的旁通电路和驱动控制该旁通电路的旁路控制电路，具有参照在另一个优先电路中优先次序排位结果并在1周期的处理内，重新进行优先次序排位动作的电路。
即，在发明1中所述的优先电路，其特征在于，具备m个优先电路单元，其接收由m个(m是2以上的整数)二进制信号组成的输入信号，分别具有NMOS晶体管以及HIT检测机构；用于接收所述m个二进制信号中的第i个(i是1≤i≤m的整数)输入信号的第i个所述优先电路单元，和比该第i个优先次序低1位的第(i+1)个优先电路单元，将具有的第i个及第(i+1)个NMOS晶体管分别串联连接在第i个传送信号节点上；所述第i个输入信号，在为所定值的相应信号时，使第i个优先电路单元所具有的第i个HIT检测机构将第i个传送信号节点的电位为所定的高电位，所述第i个输入信号不是相应信号时，第i个NMOS晶体管将第(i-1)个传送信号节点的电位传送到第i个传送信号节点，将这些HIT检测结果顺次传送到第m个传送信号节点，在输入至少一个所述相应信号时，将所定的检测信号输出到在第m个传送信号节点上连接的HIT输出端子上，同时在被输入的所述相应信号中，根据所定的优先规则仅从对应最优先次序输入位置的所述优先电路输出与其它次序不同的所定信号，在表示最优先次序的相应信号地址的优先电路中，具备优先电路控制机构，其被插入在第0个所述传送信号节点与所定的低电位之间，接收所定的控制信号，转换控制第0个所述传送信号节点与所述所定低电位之间的断开或者连接；预充电机构，其具有所述第i个优先电路单元，在所述优先电路为非动作状态时，接收所述的所定控制信号并将第i个传送信号节点的电位预充电到所定的高电位。
发明2中所述的发明，根据发明1所述的优先电路，其特征在于，第i个预充电机构具备PMOS晶体管；所述PMOS晶体管，是将其源极连接到所定高电位，将漏极连接在第i个传送信号节点上，通过在栅极输入的信号控制动作的PMOS晶体管。
发明3中所述的发明，根据发明1所述的优先电路，其特征在于，所述优先电路控制机构具有NMOS晶体管；所述NMOS晶体管，其被插入在所述优先电路与所定的低电位之间，根据在栅极输入的信号，转换控制所述优先电路与所定的低电压连接或者断开的状态。
发明4中所述的发明，根据发明1、2或者3所述的优先电路，其特征在于，具备旁通电路，其被连接以便于将第i个传送信号节点与第(i+n)(n是1以上的整数)个传送信号节点之间的至少一个优先电路单元旁通，在接收所定的旁路控制信号时，将所述第i个以及第(i+n)个传送信号节点间短路，并将所述至少1个优先电路单元分流；和，所述旁通电路中输入旁路控制信号的旁路控制电路；其中，所述旁路控制电路，在从第(i+1)个到第(i+n)个的任意一个输入端子中没有输入相应信号时，输入在所述旁通电路中被旁通的所述旁路控制信号。
发明5中所述的发明，根据发明1、2、3或者4所述的优先电路，是根据对m个输入信号按照所述所定的优先规则进行优先次序排位的结果，通过串联连接至少一个重新进行优先次序排位的优先电路并追加在后段，对在m个输入信号中所包括的多个所述相应信号同时进行所定次数的优先次序排位的优先电路，其特征在于，所述串联连接并追加到后段的优先电路，将在前段的优先电路中作为相应信号输出的信号作为非相应信号并对m个新的输入信号重新进行优先次序排位动作。
由此，在发明1～3中所述的发明中，在优先电路为非动作状态时，由于预充电机构将传送信号节点预充电到H电位，在应用串联连接的NMOS晶体管传送H电位时，能够抑制产生只下降NMOS晶体管的阈值电压量的电压。
另外，在发明4中所述的发明中，检测出相应信号没有被输入的特定范围，由于旁路控制电路将该范围的优先电路单元组的优先次序排位动作旁通并省略不必要的电路动作，能缩短处理时间，能够高速化整体的优先次序排位动作。
进而，在发明5中所述的发明中对1个优先电路，在其后段将至少1个第2优先电路追加到后段，在前段的优先电路的优先次序排位动作后没有进行复位动作，而是通过参照前段的结果将仅在前段检测出的相应信号作为非相应信号生成新的输入信号，通过对该新输入信号重新进行优先次序排位动作，在输入信号中包括多个相应信号时也能够在1周期内处理。
如上述说明，根据发明1～3中所述的发明，在优先电路为非动作状态时，由于预充电机构将传送信号节点的电位充电为H电位，没有产生只下降NMOS晶体管的阈值电压量的电压降，而是将H电位准确地传送到HIT输出端子，能够防止由于噪声的影响产生误动作。
另外，根据上述发明4中所述的发明，在通过旁通电路所划分的特定范围的优先电路单元组中被输入的输入信号中没有相应信号时，即，在具备旁通电路的特定范围的多个优先电路单元全部不击中时，为了将这些优先电路单元组旁通，旁路控制电路控制旁通电路。由此，能够高速进行将各传送信号节点的电位从H电位下降到L电位的动作，能够高速进行优先电路整体的优先次序排位动作。
进而，根据发明5所述的发明，通过在优先电路的后段进而设置重新进行优先次序排位动作的至少一个另外的优先电路，在最初的优先电路的输出中反转相应信号，只将相应信号作为非相应信号，对新的输入信号重新进行优先次序排位动作，能够检测出在1周期内的处理中输入信号含有两个以上的“H”的情况(称作多击中)。
图1是本发明的第1实施方式的优先电路的构成图。
图2是本发明的第1实施方式的优先电路与以往构成的优先电路的仿真结果的比较图。
图3是本发明的第2实施方式的优先电路的构成图。
图4表示本发明的第2实施方式的旁路使能电路的另一方式的图。
图5是本发明的第2实施方式的优先电路与第1实施方式的优先电路的仿真结果的比较图。
图6是本发明的第3实施方式的优先电路的构成图。
图7是表示本发明的第3实施方式的优先电路的仿真结果图。
图8是以往的优先电路的构成图。
图9是以往的优先电路的其它例的构成图。
图10是以往的优先电路的另外一例的构成图。
图中100、300、600、800、900、1000-优先电路；107、307、607、617-NMOS晶体管(优先电路控制机构)；101、301a、601、801、901、1001-优先电路单元；1060～1063、3060～3067、6060～6063、6160～6163-PMOS晶体管(预充电机构)；1030～1033、3030～3037、6030～6033、6130～6133-PMOS晶体管(HIT检测机构)；301b-优先电路单元组；3080、3081-NMOS晶体管(旁通电路)；3100、3101-旁路使能电路(旁路控制电路)；8060、8061、8062、9060、9061、9062、10060、10061、10062一复位电路具体实施方式
下面，根据附图对本发明的实施方式的优先电路进行说明。
(第1实施方式)在本实施方式中，如图1所示，相对于4个二进制输入信号IN0、IN1、IN2、IN3进行相应信号的优先次序排位，在输出端子HIT通过输出所定的检测信号表示相应信号的有无，另外，在相应信号被包含在输入信号中时，相应信号只在4个输出OUT0、OUT1、OUT2、OUT3的次序中优先度最高的1个输出端子中输出，其它端子输出不同的信号，4个输出OUT0、OUT1、OUT2、OUT3的二进制信号的矢量，即，对输出该信号的二进制地址优先电路进行说明。
图1是该4输入的优选权电路的例子，图中100表示优先电路，101是对4个输入的每个信号进行相应信号检测处理的一个优先电路单元，在本实施方式中，具备4个(m＝4)优先电路单元。在此，对与输入IN1相对于图1的优先电路单元101进行说明。
输入端子IN1通过反相器1021，分别被连接在共漏极的PMOS晶体管1031与NMOS晶体管1041的两个栅极上，这两个晶体管1031与1041，通过从输入端子IN1输入的输入信号IN1(以下，称为输入信号IN1)的反转信号被异或控制。该PMOS晶体管1031将源极连接在H电位。根据这样的PMOS晶体管1031与NMOS晶体管1041的连接，在输入信号IN1为L时，NMOS晶体管1041导通，将其源极电位传送到漏极，另外，在输入信号IN1为H时，PMOS晶体管1031(HIT检测机构)导通，通过将H电位输出到漏极，表示输入相应信号(即，已击中)。在此，NMOS晶体管1041的源极成为传送信号节点P1，漏极成为传送信号节点P2。将这里两个传送信号节点P1以及P2连接到2输入的AND电路1051。但是连接传送信号节点P1侧的输入端子是反转输入端子，将传送信号节点P2的逻辑值与将传送信号节点P1的逻辑值反转的值的逻辑与，从AND电路1051作为优先电路单元101的输出信号OUT1输出。在本实施方式中，在优先电路单元101中，进而具备PMOS晶体管1061。该PMOS晶体管1061，将源极连接在H电位，将漏极连接在传送信号节点P2上。
关于4个优先电路单元中的优先次序第2以后的电路单元，即，与输入信号IN1～IN3相对应的优先电路单元，与所述优先电路单元101构成相同，另外，优先次序最高的电路单元，即，相对于输入信号IN0的优先电路单元，只有将AND电路1050的反转输入端子侧接地的构成与其它的3个单元不同。
在优先电路100中，将所述4个优先电路单元串联连接在传送信号节点上，在优先度最高的优先电路单元所具有的NMOS晶体管1040的源极与地(所定的低电位)之间，插入转换优先电路的动作以及非动作状态的NMOS晶体管107。在此，将与各优先电路单元所具有的NMOS晶体管1040、1041、1042、1043的源漏极串联连接的连接节点从地侧依次作为传送信号节点P0、P1、P2、P3。即，NMOS晶体管107与第1个优先电路单元的连接节点是传送信号节点P0(第0个传送节点)，与优先电路单元101间的连接节点是P1、P2、P3，另外，将与NMOS晶体管107距离最远的优先电路单元101所具有的NMOS晶体管1043的漏极连接到输出端子HIT上。
将该NMOS晶体管107的栅极连接到使能输入端子ENABLE，从该输入端子输入的信号ENABLE(所定的控制信号)为H时，将传送信号节点P0接地，输入信号为L时，传送信号节点P0成为悬空状态。即，作为输入信号为H时优先电路100处于动作状态，输入信号为L时处于非动作状态的优先电路控制电路(优先电路控制机构)发挥功能。
在将控制NMOS晶体管107的使能信号输入端子ENABLE连接到NMOS晶体管107栅极的同时，也连接到所述优先电路单元101所具有的PMOS晶体管1061的栅极上，与NMOS晶体管107一起被异或控制。由此，在使能输入信号ENABLE为H电平时，即，在优先电路100为动作状态时，PMOS晶体管1061截止，另外，使能输入信号ENABLE为L电平时，即，在优先电路100为非动作状态时，PMOS晶体管1061导通，此时，将传送信号节点P2预充电到H电位(所定的高电位)。由此，PMOS晶体管1061具有预充电电路(预充电机构)的功能。
根据所述构成，本实施方式的优先电路100，在任意一个输入信号为H信号时，通过在输出端子HIT输出H，表示在其中任意一个输入端子输入H信号，构成所谓有源H电路。并且，在输出端子OUT0～OUT3中，仅在与优先度最高的输入H信号的输入端子相对应的输出端子中输出H信号。本实施方式中，图中下方的输入信号的优先度较高，从下方到上方优先次序排位依次下降。
其次，在构成上述电路的本实施方式中，对优先电路100的动作进行说明。
在此仅在输入端子IN0输入H时，即，对输入信号(IN0、IN1、IN2、IN3)＝(H、L、L、L)的情况进行说明。
在本实施方式中，在确定输入信号(IN0、IN1、IN2、IN3)的值以前，由于预充电使能信号ENABLE为L电位，所以将传送信号节点P1、P2、P3以及输出端子HIT预充电为电位VDD，在确定输入信号(IN0、IN1、IN2、IN3)的值的同时预充电使能信号ENABLE变为H。
在预充电使能信号ENABLE为L电平状态时，通过使PMOS晶体管(1060、1061、1062、1063)导通，将传送信号节点P1、P2、P3以及输出端子HIT预充电为电位VDD。另外，由于NMOS晶体管107截止，传送信号节点P0为悬空状态。在此，在将输入信号(IN0、IN1、IN2、IN3)＝(H、L、L、L)输入时，由于反相器(1020、1021、1022、1023)的输出变为(L、H、H、H)，PMOS晶体管(1030、1031、1032、1033)为(ON、OFF、OFF、OFF)，另外，NMOS晶体管(1040、1041、1042、1043)为(OFF、ON、ON、ON)，传送信号节点P0为悬空电位，传送信号节点P1、P2、P3以及输出端子HIT的电位都为VDD。
从该状态，预充电使能信号ENABLE变为H时，PMOS晶体管(1060、1061、1062、1063)就全部截止，同时NMOS晶体管107导通，优先电路100进入动作状态。
在此瞬间，传送信号节点P0从悬空电位变为L电位，在本实施方式中，由于NMOS晶体管1040截止，所以其它传送信号节点P1、P2、P3以及输出端子HIT的电位仍然是电位VDD。由此，在AND电路1050中，在接地的反转输入端子中的L电位和在传送信号节点P1中的H电位被输入，在输出端子OUT0中作为其逻辑与的H电位被输出。另外，由于在AND电路1051、1052、1053中反转输入端子以及另一输入端子同时输入H电位，在输出端子(OUT1、OUT2、OUT3)中输出(L、L、L)。
因此，在以上的动作中，对于输入信号(IN0、IN1、IN2、IN3)＝(H、L、L、L)，在输出端子HIT中输出H，表示在任意一个输入端子中输入H。与此同时将输出信号(OUT0、OUT1、OUT2、OUT3)＝(H、L、L、L)输出，表示输入所述H信号的输入端子是第1个输入端子IN0。
图2表示，作为所述的输入信号，在输入(IN0、IN1、IN2、IN3)＝(H、L、L、L)时，在本实施方式的优先电路与按照以往构成的优先电路的仿真结果的比较图。图2(a)表示，在本实施方式的优先电路中，输入信号的电压波形<1>，输出端子HIT的电压波形<2>，以及预充电使能信号的电压波形<3>，图2(b)表示在以往的优先电路中，输入信号的电压波形<1>以及输出端子HIT的电压波形<2>。
图2(a)表示，在时刻1.2ns中预充电使能信号变为L，输出端子HIT的电压被预充电到VDD电位的1.5V。并且，在时刻2ns将输入信号输入，输入电压变为VDD后，在时刻3.2ns预充电使能信号变为H，优先电路进入动作状态。因此，在本发明中，在进入动作状态时，即，可知输出端子HIT达到电位VDD。与此相对，在不具备预充电电路的以往电路的图2(b)的波形中，在时刻2ns中将输入信号<1>输入，输入电位在到达VDD电位1.5V后，输出信号HIT不能立刻达到VDD电压，在时刻2.4ns以后电位缓缓上升，在时刻12ns输入信号变为L时，可知只达到与VDD电压1.5V相对应的1.2V。
如上述，在本实施方式中，在进入动作状态时，由于输出端子HIT的电位已经到达VDD电位，所以噪声的影响没有产生误动作而是正常动作。
还有，在所述实施方式1中，表示输入信号数为4时，如果进而增加输入信号数，那么与此相对通过追加并增设优先电路单元101，能够进行同样的动作。
(第2实施方式)下面，对本发明的第2实施方式的优先电路进行说明。
图3(a)表示，在本实施方式中的优先电路，对8个输入IN0～IN7进行优先次序排位，作为其结果输出该信号的二进制地址。
300是由优先电路301a构成该优先电路的优先电路单元。另外301b，将4个所述优先电路单元301a作为一组的优先电路单元组。
在本实施方式中的优先电路，与在第1实施方式中图1所示的优先电路的构成的不同点在于输入信号有8个，和能够将8个优先电路单元301a中的每4个作为一组分割为2个优先电路单元组301b旁路控制的构成。具体地说，在这两个优先电路单元组301b中，为了传送信号而从串联连接的NMOS晶体管的最上位到最下位的传送信号节点，即，在从传送信号节点P0到P4以及从传送信号节点P4到输出端子HIT，通过各自的NMOS晶体管3080以及3081的源漏极连接旁路，在该栅极输入的信号为H时，将优先电路单元组301b旁通。
进行这种旁路控制的电路是同图3(b)所示的旁路使能电路3100以及3101。旁路使能电路3100与在优先电路单元组301b中由4个NMOS晶体管3040、3041、3042、3043以及4个PMOS晶体管3030、3031、3032、3033构成的电路是相同的电路，由4个NMOS晶体管3120、3121、3122、3123以及4个PMOS晶体管3110、3111、3112、3113构成，在将各自的漏极变为共漏极的4组NMOS以及PMOS晶体管的栅极上，输入全部被反转的输入信号N_IN0、N_IN1、N_IN2、N_IN3。将该串联连接的NMOS晶体管插入在将源极接地的NMOS晶体管3130和将源极连接到VDD电位的PMOS晶体管3140之间。由此，在NMOS晶体管3130以及PMOS晶体管3140的栅极中，同时连接预充电使能信号输入端子ENABLE，根据该输入信号ENABLE被异或控制。并且，将PMOS晶体管3140漏极的输出通过反相器316反转，作为旁路控制信号BYPASS_HIT输出。
因此，在反转输入信号N_IN0、N_IN1、N_IN2、N_IN3中存在“H”时将H，不存在H时将L作为旁路控制信号BYPASS_HIT输出，通过该信号，优先电路单元组301b的NMOS晶体管3080被旁路控制。另外，由于旁路使能电路3101相同，故省略说明。
下面，对上述构成的本实施方式中的优先电路的动作进行说明。
在本实施方式中，在确定8个输入信号IN0～IN7的值以前，预充电使能信号ENABLE为L，将传送信号节点P1～P7以及输出端子HIT预充电为VDD电位，在确定输入信号IN0～IN7的值的同时预充电使能信号为H。此时，在结束将传送信号节点P1～P7以及输出端子HIT预充电到VDD电位的动作的同时，NMOS晶体管307为ON，传送信号节点P0与地连接。与此同时，对输入信号IN0～IN7的值进行优先次序排位动作，其结果从输出端子OUT0～OUT7以及输出端子HIT输出。
另一方面，在旁路使能电路3100中，预充电使能信号ENABLE为L时，将反相器3160的输入节点预充电为H。由此，将旁路控制信号BYPASS_HIT0固定为L，由于为了在确定输入信号IN0～IN3的值的同时控制使得预充电使能信号ENABLE变为H，所以优先电路单元组301b同样开始优先次序排位。
如果在输入信号IN0～IN3中没有H时，由于旁路使能电路3100的4个输入信号N_IN0、N_IN1、N_IN2、N_IN3全部变为H，反相器3160的输入节点变为L。由此，旁路控制信号BYPASS_HIT0变为H，由于NMOS晶体管3080ON，输入信号IN0～IN3对应的4个优先电路单元被旁通，缩短传送信号节点P4从电位VDD下降到0V的时间。还有，输入IN4～IN7对应的旁路使能电路3101的动作也是相同的。另外，在旁路使能电路中也可以应用如图4(a)的4001和图4(b)的4000中所示的AND电路。
图5是对在本实施方式中的优先电路与在第1实施方式中的优先电路的全部输入端子中输入L时的仿真结果进行比较后的图。如图所示的4个波形，<1>是预充电使能输入信号，<2>是输入信号(由于全部输入L，波形只有一个)，<3>是在具有旁通电路时本实施方式中的优先电路的输出端子HIT，另外，<4>表示在没有旁通电路时在第1实施方式中的优先电路的输出端子HIT的波形。
在同图中，在时刻3ns预充电使能信号<1>从L变为H时，即，优先电路转换为动作状态时，在有旁通电路的优先电路中输出信号HIT<3>下降时间点约2.2ns后，在没有旁通电路的优先电路中输出信号HIT<4>开始下降。
因此，如图5所示，当全部的输出为L(不匹配)时，在本实施方式中，与第1实施方式的优先电路比较，可知能够实现2.2ns的高速化。
还有，本发明，关于所述实施方式2，在输入信号数增加时，追加优先电路单元301a，也可以进行相同的动作。另外，在实施方式2中，对连接4个优先电路单元构成优先电路单元组没有限定，为了使在不匹配时从传送信号节点P0到输出端子HIT的传送信号从电位VDD达到0V的时间最短，在从输出端子HIT到GND的路径中，构成串联连接的NMOS晶体管最少的优先电路组，这点也包括在本发明中。
(第3实施方式)下面，用附图对本发明的第3实施方式的优先电路进行说明。
图6表示在本实施方式中的优先电路的构成图。在本实施方式，优先电路由两段构成，在1周期内进行两次优先次序排位。如图所示，本实施方式的优先电路，对4个输入进行优先次序排位，输出二进制地址。
600是优先电路。另外，601是优先电路单元。在本实施方式中，作为前段的优先电路，由4个反相器6020、6021、6022、6023，4个PMOS晶体管6030、6031、6032、6033，4个NMOS晶体管6040、6041、6042、6043，将2输入中的一方为反转输入的4个AND电路6050、6051、6052、6053，4个预充电用的PMOS晶体管6060、6061、6062、6063以及NMOS晶体管607，构成与在第1实施方式中图1所示的相同的优先电路。
另外，同样作为后段的优先电路，由4个PMOS晶体管6130、6131、6132、6133，4个NMOS晶体管6140、6141、6142、6143，将2个输入中的一方为反转输入的4个AND电路6150、6151、6152、6153，4个预充电用的PMOS晶体管6160、6161、6162、6163以及NMOS晶体管617，构成与在第1实施方式中图1所示相同的优先电路，但不同点是不具有反相器。
这里的前段以及后段的优先电路，通过4个2输入OR电路6080、6081、6082、6083被连接。具体地说，在每个各自的优先电路单元中，将前段的优先电路的反相器6020、6021、6022、6023的输出节点的各电位和与此对应的前段优先电路的输出OUT0、OUT1、OUT2、OUT3输入到所述OR电路6080、6081、6082、6083中，作为其逻辑和的输出MIN0、MIN1、MIN2、MIN3，并输入到所述的后段优先电路中。根据该OR电路，在前段的优先电路的输入信号为H且输出信号为L时，即，将在第1次的优先次序排位中成为最优先相应信号与非相应信号的输出信号MIN0、MIN1、MIN2、MIN3，作为新的输入信号输入到后段的优先电路中，重新进行优先次序排位。在此，将预充电使能信号ENABLE输入到NMOS晶体管607、617以及PMOS晶体管6060～6063、6160～6163的栅极中，根据被输入的预充电使能信号ENABLE，这些NMOS以及PMOS晶体管，如第1以及第2实施方式的优选电路中所示同样地被异或控制。
根据上述构成，在输入4个输入信号IN0、IN1、IN2、IN3的本实施方式中的优先电路600，根据前段的优先电路进行第1次的优先次序排位，在输出端子HIT输出该信号的有无的同时，其结果作为输出信号OUT0、OUT1、OUT2、OUT3输出。进而接收该输出，后段的优先电路对将第1次的输出信号作为非相应信号的新的输入信号进行第2次的优先次序排位动作，在输出端MULTIHIT输出第2次该信号的有无，同时将结果作为输出信号MOUT0、MOUT1、MOUT2、MOUT3输出。
下面，以输入信号为(IN0、IN1、IN2、IN3)＝(L、H、L、H)时为例，说明本实施方式的优先电路600的动作。
在输入所述输入信号时，前段的优先电路的输出信号，与第1实施方式中所示的信号相同，为(OUT0、OUT1、OUT2、OUT3、HIT)＝(L、H、L、L、H)。此时，将这些输出与反相器电路6020、6021、6022、6023的输出输入到OR电路6080、6081、6082、6083的输出信号为(MIN0、MIN1、MIN2、MIN3)＝(H、H、H、L)。在本实施方式中，将这些输出信号MIN0～MIN3进而输入到后段的优先电路中，进行优先电路排位。因此，应用所述输出信号MIN0～MIN3，根据后段的优先电路得到作为进行优先排位动作结果的输出信号(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)＝(L、L、L、H、H)。在此，由于输出端子HIT以及MULTIHIT的输出信号为H，且输出端子OUT1、MOUT3的输出信号为H，通过1周期的处理，在输入信号IN0～IN3中输入两个H，可知其中优先次序是第1的H为输入信号IN1，另外第2的H为输入信号IN3。
图7表示在本实施方式中的优先电路的仿真结果。在该图中，在时刻0～10ns中，表示输入信号为(IN0、IN1、IN2、IN3)＝(L、H、L、L)的情况，另外，而且，在时刻10～20ns，表示输入信号为(IN0、IN1、IN2、IN3)＝(L、H、L、H)的情况。<1>、<2>、<3>、<4>分别表示预充电使能信号、输入信号IN1、输入信号IN3、输出信号HIT。但是，在预充电使能信号为L状态时，在H输入时输入信号IN1以及IN3匹配，在L输入时不匹配。另外，<6>～<9>分别表示前段的优先电路的输出信号OUT0～OUT3，<10>～<13>分别表示后段的优先电路的输出信号MOUT0～MOUT3。
在时刻0～10ns期间，预充电使能信号<1>在时刻1ns附近为L，即，为工作状态。在几乎与该预充电使能信号ENABLE成为L工作状态的同时，对输出端子HIT以及输出端子MULTIHIT分别预充电，<4>的输出信号HIT以及<5>的输出信号MULTIHIT上升为H。在该状态中，输入<2>的输入信号IN1，在确定该输入信号IN1的值之后，在时刻3ns，预充电使能信号ENABLE变为H。此时，由于输入信号IN1为H，所以<4>的输出信号HIT维持在H，表示在前段的优先电路的输入端子的任意一个中已输入H，由于<3>的输入信号IN3以及另外的输入信号为仍为L，所以<5>的输出信号MULTIHIT下降为L，表示在后段的优先电路中没有输入H。
在该过程中，对输出信号OUT0～OUT3的电压波形，首先，在时刻1ns预充电使能信号ENABLE从H转换为L时，由于NMOS晶体管607从导通转换为截止，另外，PMOS晶体管6060从截止转换为导通，所以在AND电路6050的非反转输入端子中输入H，在被接地的反转输入端子输入L。由此，在输出端子OUT0输出H，<6>的电压波形在时刻1ns上升为H。此时，通过预充电动作，由于在其它的优先电路单元的AND电路6051、6052、6053的反转输入端子中输入的信号全部为H，所以输出信号OUT1～OUT3任意一个都是L，即<7>～<9>的电压波形一直为L的状态。
接下来，在预充电使能信号ENABLE为L状态时输入信号IN1上升为H后，在时刻3ns预充电使能信号ENABLE转换为H，预充电用PMOS晶体管6060～6063就截止，NMOS晶体管607变为导通。此时，通过输入L的输入信号IN0，NMOS晶体管6040的源极以及漏极同时变为L，输出信号OUT0从H转换为L，电压波形<6>在时刻3ns后下降为L。与此同时，NMOS晶体管6041的源极也变为L，由于输入信号IN1为H，PMOS晶体管6031导通，输出信号OUT1从L转换为H，<7>的电压波形从L上升为H。另外，由于输入信号IN2以及IN3为L，通过NMOS晶体管6042、6043的源漏极传送H，输出信号OUT2以及OUT3仍为L。因此，电压波形<8>以及<9>仍为L。
如上，由于反相器(6020、6021、6022、6023)的输出是(H、L、H、H)，另外，输出信号(OUT0、OUT1、OUT2、OUT3)变为(L、H、L、L)，所以OR电路6080、6081、6082、6083的输出信号全部变为H。因此，后段的优先电路的动作，与在前段的优先电路中反相器以后的动作相同，输出信号(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)变为(L、L、L、L、L)。由此，电压波形<10>～<13>仍旧全部为L。
接下来，在时刻10～20ns期间，对输入信号(IN0、IN1、IN2、IN3)＝(L、H、L、H)的情况进行说明。
这种情况下，由于输入信号IN1仍然保持为H，电压波形<2>仍为H，在时刻11ns～13ns之间预充电使能信号ENABLE变为L，通过输入信号IN3转换为H，与期间0ns～10ns时不同，在电压波形<5>中表示输出MULTIHIT不是下降到L而是保持为H。下面，关于这些情况对电压波形<6>～<13>同时进行详细地说明。
在上述过程中相对于电压波形<1>～<5>，预充电使能信号ENABLE为L状态以后的<6>～<8>的电压波形，由于与期间0ns～10ns的情况相同故省略说明。在时刻10～20ns期间，输入信号IN3输入H。但是，对AND电路6053的输入没有变化。即，在期间0～10ns中，通过NMOS晶体管6043导通，将该NMOS晶体管6043的源极电位H传送到漏极，向AND电路6052都输入H，但在期间10～20ns，通过输入信号IN3的反转信号L，PMOS晶体管6063导通，向AND电路6053的两方输入端子输入相同的H。因此，在这两个期间输出信号OUT3都为L。然而，由于反相器6023输出L，所以两个输入都为L的OR电路6083输出L。由此，在后段的优先电路PMOS晶体管6133导通并从输出端子MULTIHIT中输出H。这种情况表示，在电压波形<5>中显示，预充电使能信号ENABLE变为H，在优先电路进入动作状态后电压波形<5>也保持为H，将多个H输入到优先电路中。进而根据上述说明在后段的优先电路中输入输入信号(MIN0、MIN1、MIN2、MIN3)＝(H、H、H、L)，通过和前段的优先电路相同的动作，输出信号(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)变为(L、L、L、H、H)。这种情况，在电压波形<13>中所显示，在时刻13.6ns上升。
根据上述构成，在本实施方式的优先电路中，可知在输入2个H信号时在1周期进行两次优先次序排位。
还有，本发明，在上述实施方式3中，即使输入信号数增加，优先电路单元601也增加，也可以进行相同的动作。另外，实施方式3的优先电路，应用实施方式1的优先电路，如果应用实施方式2的优先电路，进而可以实现更高速的动作。
本发明所述的优先电路，能够抑制从优先次序的高位向低位传送信号的劣化，防止由于噪声的影响产生误动作，根据未击中时的旁路控制，通过高速进行将各传送信号节点的电位从H电位下降到L电位的动作，能够高速进行优先次序排位，进而具有能够检测出在1周期的输入信号有两个以上“H”的效果(称作多击中)，根据预先规定相联存储器(ContentAddressable MemoryCAM)等的多个相同地址信号的优先度进行译码，可在得到二进制地址输出所应用的优先电路(优先度符号化电路)等中使用。
权利要求
1.一种优先电路，具备m个优先电路单元，其接收由m个(m是2以上的整数)二进制信号组成的输入信号，分别具有NMOS晶体管以及HIT检测机构；在接收所述m个二进制信号中的第i个(i是1≤i≤m的整数)输入信号的第i个所述优先电路单元，和比该第i个优先次序低1位的第(i+1)个优先电路单元，将各自具有的第i个及第(i+1)个NMOS晶体管之间串联连接在第i个传送信号节点上；所述第i个输入信号，在为所定值的相应信号时，第i个优先电路单元所具有的第i个HIT检测机构将第i个传送信号节点的电位设为所定的高电位，所述第i个输入信号为非相应信号时，第i个NMOS晶体管将第(i-1)个传送信号节点的电位传送到第i个传送信号节点，将这些HIT检测结果顺次传送到第m个传送信号节点，在输入至少一个所述相应信号时，将所定的检测信号输出到在第m个传送信号节点连接的HIT输出端子上，同时在被输入的所述相应信号中，根据所定的优先规则仅从对应最优先次序输入位置的所述优先电路，输出与其它次序不同的所定信号，在表示最优先次序的相应信号地址的优先电路中，其特征在于，具备优先电路控制机构，其被插入在第0个所述传送信号节点与所定的低电位之间，接收所定的控制信号，转换控制第0个所述传送信号节点与所述所定低电位之间的断开或者连接；预充电机构，其具备在所述第i个优先电路单元中，在所述优先电路为非动作状态时，接收所述的所定控制信号并将第i个传送信号节点的电位预充电到所定的高电位。
2.根据权利要求1所述的优先电路，其特征在于，第i个预充电机构具备PMOS晶体管；所述PMOS晶体管，是将其源极连接到所定高电位，将漏极连接在第i个传送信号节点上，根据在栅极输入的信号而控制动作的PMOS晶体管。
3.根据权利要求1所述的优先电路，其特征在于，所述优先电路控制机构具备NMOS晶体管；所述NMOS晶体管，其被插入在所述优先电路与所定的低电位之间，根据在栅极输入的信号，转换控制所述优先电路与所定的低电压连接或者断开的状态。
4.根据权利要求1、2或者3所述的优先电路，其特征在于，具备旁通电路，其被连接以便于将第i个传送信号节点与第(i+n)(n是1以上的整数)个传送信号节点之间的至少一个优先电路单元分流，在接收所定的旁路控制信号时，将所述第i个以及第(i+n)个传送信号节点间短路并将所述至少1个优先电路单元进行旁通；和，旁路控制电路，其在所述旁通电路中输入旁路控制信号；所述旁路控制电路，在从第(i+1)个到第(i+n)个的任意一个输入端子中没有输入相应信号时，在所述旁通电路中输入被旁通的所述旁路控制信号。
5.根据权利要求1、2、或者3所述的优先电路，是根据对m个输入信号按照所述所定的优先规则进行优先次序排位的结果，通过串联连接至少一个重新进行优先次序排位的优先电路而追加在后段，对在m个输入信号中所包括的多个所述相应信号同时进行所定次数的优先次序排位的优先电路，其特征在于，所述通过串联连接而追加到后段的优先电路，对于将在前段的优先电路中作为相应信号输出的信号作为非相应信号的m个新的输入信号重新进行优先次序排位动作。
全文摘要
根据预充电使能信号ENABLE的控制，将NMOS晶体管(107)截止，在优先电路为非动作状态时，通过预充电用PMOS晶体管(10文档编号H03M7/00GK1595533SQ20041007711
公开日2005年3月16日 申请日期2004年9月10日 优先权日2003年9月10日
发明者舟桥顺正, 冈田康幸 申请人:松下电器产业株式会社