专利名称：时钟分频电路的制作方法
技术领域：
本发明涉及时钟分频电路，尤其涉及对输入时钟信号分频、并产生具有任意分频比的时钟信号的时钟分频电路。
背景技术：
通常，半导体集成电路中的每个元件都是使用时钟信号作为基础进行基本控制的，并且每个元件的操作速度由时钟信号决定。由于石英振荡器稳定并且精确，因此通常使用石英振荡器作为振荡源以产生提供给半导体集成电路的时钟信号。
由于在半导体集成电路中需要各种频率的时钟信号，因此可以使用由时钟信号的1/D(D为自然数)分频产生的信号。通过使用刻度(scale)为D的计数器可以容易地执行这种时钟信号分频。
另一方面，作为现有技术，提出了这样一种时钟信号产生电路，其中使用了m位加法器、用于存储前一时钟数据的存储装置以及m位D型触发器电路，值为n的外部输入数据输入至加法器的一个输入端子，所述加法器的输出连接至所述D型触发器电路的一个输入端子。在现有技术中，系统时钟输入至D型触发器电路的另一输入端子，D型触发器电路的一个输出连接至所述加法器的另一输入端子，D型触发器电路的输出信号的最高有效位输出作为时钟信号(例如，参见日本专利公开NO.2001-127618(图1))。
设n为外部输入数据的值，m为D型触发器电路和加法器的位数，时钟信号产生电路的分频比DR1为DR1＝2m/n(其中，2m＞n)
发明内容
然而，使用刻度为D的计数器的常规分频电路具有仅能够执行1/D(D为自然数)分频的缺点。因此，需要提供大量的石英振荡器等作为振荡源以产生各种频率的时钟。
此外，根据专利文献1的时钟信号产生电路存在的问题在于，D型触发器电路和加法器的位数将时钟信号产生电路的分频比限制在通过上述等式所表达的分频比。
因此希望能够使用任意分频比对时钟信号进行分频，并获得所需频率的时钟信号。
根据本发明的第一实施例，提供了一种时钟分频电路。时钟分频电路包括存储装置，用于存储与输入时钟信号同步的输入信号；提供装置，用于提供第一值和第二值之一作为输入信号，所述第一值通过将存储装置存储的值与分子设定值相加得到，所述第二值通过将所述第一值减去分母设定值得到；保持装置，用于保持与输入时钟信号同步的存储装置存储的值的最高有效位；逻辑积产生装置，用于产生保持装置保持的值与输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号。在提供装置中，根据存储装置存储的值的最高有效位提供第一值和第二值之一作为输入信号。因此有可能使用任意分频比对输入时钟信号进行分频，并得到所需频率的输出时钟信号。
在第一实施例中，存储装置的初始值可以是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将分母设定值的对数除以2的对数所得到的结果。
根据本发明第二实施例，提供了一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路。所述时钟分频电路包括加法装置，用于将前一相加结果与分子设定值与分母设定值之间的差值和分子设定值之一相加；存储装置，用于存储与输入时钟信号同步的通过加法装置相加的结果，并将存储的相加结果作为前一相加结果提供给加法装置；保持装置，用于保持与输入时钟信号同步的存储装置存储的相加结果的最高有效位；逻辑积产生装置，用于产生保持装置保持的相加结果的最高有效位与输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号。在没有得到相加结果的初始阶段，存储装置向加法装置提供预定的初始值作为前一相加结果。所述加法装置根据前一相加结果的最高有效位的值选择分子设定值与分母设定值的差值和分子设定值之一，将前一相加结果与该选择结果相加，并将该相加结果提供给存储装置。因此有可能使用任意分频率对输入时钟信号进行分频，获得所需频率的输出时钟信号。
在第二实施例中，初始值可以是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将分母设定值的对数除以2的对数所得到的结果。
根据本发明的第三实施例，提供了一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路。所述时钟分频电路包括减法器，用于执行预定相减过程；寄存器，用于存储与输入时钟信号同步的来自减法器的第一输出值，并输出与输入时钟信号同步的与第一输出值对应的第二输出值；选择器，用于当来自寄存器的第二输出值以二进制记数法表示时，根据与最高有效位数字的值对应的第三输出值，选择分母设定值和值“0”之一，并输出选择结果作为第四输出值；加法器，用于将分子设定值与从寄存器输出的第二输出值相加，并输出对应于相加结果的第五输出值；锁存器，用于保持与时钟信号同步的与从寄存器输出的第二输出值的最高有效位数字的值相对应的第三输出值；逻辑积电路，用于计算从锁存器输出的第六输出值与时钟信号的逻辑积，并输出计算结果作为输出时钟信号。在减法器中，将从加法器输出第五输出值减去从选择器输出的第四输出值，并输出对应于相减结果的第一输出值。因此有可能使用任意分频比对输入时钟信号进行分频，并得到所需频率的输出时钟信号。
在第三实施例中，寄存器的初始值可以是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将分母设定值的对数除以2的对数所得到的结果。
根据本发明第四实施例，提供了一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路。所述时钟分频电路包括加法器，用于执行预定相加过程；寄存器，用于存储与输入时钟信号同步的来自加法器的第一输出值，并输出与输入时钟信号同步的与第一输出值对应的第二输出值；选择器，用于当来自寄存器的第二输出值以二进制记数法表示时，根据与最高有效位数字的值对应的第三输出值，选择分母设定值和与分子设定值减去分母设定值的结果对应的值之一，并输出选择结果作为第四输出值；锁存器，用于保持与时钟信号同步的与从寄存器输出的第二输出值的最高有效位数字的值对应的第三输出值；逻辑积电路，用于计算从锁存器输出的第六输出值与时钟信号的逻辑积，并输出计算结果作为输出时钟信号。在加法器中，将从选择器输出的第四输出值与从寄存器输出的第二输出值相加，并输出对应于相加结果的第一输出值。因此有可能使用任意分频比对输入时钟信号进行分频，并得到所需频率的输出时钟信号。
在第四实施例中，寄存器的初始值可以是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将分母设定值的对数除以2的对数所得到的结果。
本发明可以产生极好的效果，使得有可能使用任意分频比对时钟信号进行分频，并产生任意频率的时钟信号。
图1示出了根据本发明第一实施例的时钟分频电路100的结构实例图；图2示出了根据本发明第一实施例的时钟分频电路100的操作时序图；图3示出了根据本发明第二实施例的时钟分频电路200的结构实例图；图4示出了根据本发明第二实施例的时钟分频电路200的操作时序图；具体实施方式
下面将参考附图详细描述本发明的优选实施例。
图1示出了根据本发明第一实施例的时钟分频电路100的结构实例图。该时钟分频电路100使得输入时钟信号102进行N/D分频，此处N为分频比(N/D)的分子设定值，D为分频比的分母设定值。但是，假定分频比的分母设定值D和分子设定值N每个都为任意自然数，并且每个都满足条件(N≤D)和条件(D！＝0)。
所述时钟分频电路100包括选择器107、加法器108、减法器116、寄存器109、锁存器113以及逻辑积电路114。
给选择器107提供以下信号与分频比的分母设定值D对应的输入信号101；与值“0”对应的输入信号104；以及输出信号111，该输出信号111与来自寄存器109的输出信号(寄存器输出)110的最高有效位对应。根据输出信号111的值，选择器107输出输入信号101和输入信号104之一作为输出信号105(选择器输出)。
特别地，当代表寄存器输出110的最高有效位的输出信号111的值为“1”时，选择器107选择与分频比的分母设定值D对应的输入信号101，并输出输入信号101作为选择器输出105。另一方面，当输出信号111的值为“0”时，选择器107选择输入信号104，并输出输入信号104作为选择器输出105。
将与分频比的分子设定值N对应的输入信号120和来自寄存器109的输出信号(寄存器输出)110提供给加法器108。加法器108输出对应于相加结果的输出信号115。
将来自加法器108的输出信号115和来自选择器107的输出信号105提供给减法器116。减法器116输出一个输出信号106，所述输出信号106是与通过将输出信号115对应的值减去与输出信号105对应的值的所得到值对应。
给寄存器109提供来自减法器116的输出信号106、与预定初始值“2R-1”(此处变量R代表通过后面将描述的等式(1)得到的值)对应的输入信号117、复位信号118和输入时钟信号102。寄存器109输出该输出信号110。输出信号110的最高有效位作为输出信号111输出。
特别地，在寄存器109中设置输入信号117代表的初始值“2R-1”以响应复位信号118。从减法器116输出的输出信号106与输入时钟信号102同步输入至寄存器109。寄存器109存储对应于输出信号106的相减结果。
从D端子为锁存器113提供输出信号111，所述输出信号111与来自寄存器109的寄存器输出110的最高有效位对应，并从G端子为锁存器113提供输入时钟信号102。当输入时钟信号102的值为“0”时，锁存器113传递从D端子输入的输出信号111。也就是说，锁存器113输出与当前时间所保持的值对应的门信号(锁存器输出)112。
另一方面，当输入时钟信号102从“0”至“1”变化时，输出一个输出信号111，同时输入时钟信号102的值为“1”，锁存器113保持从D端子输入的输出信号111。
给逻辑积电路114提供从锁存器113输出的锁存器输出信号112和输入时钟信号102。逻辑积电路114得到锁存器输出信号112与输入时钟信号102的逻辑积(AND)，并产生和输出与该结果对应的输出时钟信号103。
首先，根据由下列等式(1)计算的变量R的值设置每部分的位宽度。
R＝ceil(log(D)/log(2)) …等式(1)此处，变量D为可表示的最小位宽度；ceil是一个函数，该函数返回不小于参数的最小整数值；log是返回自然对数的函数。
因此，根据上述等式(1)，图1中的加法器108形成了(R+1)位的位宽度。减法器116形成了(R+1)位的位宽度。选择器107形成了R的位宽度。寄存器109形成了(R+1)位的位宽度。
在图1中与分频比的分子设定值N对应的输入信号120形成R位宽度。与分频比的分母设定值D对应的输入信号101形成R的位宽度。与加法器108的相加结果对应的输出信号115形成(R+1)位的位宽度。
与减法器116的相减结果对应的输出信号106形成(R+1)位的位宽度。选择器107的输出信号(选择器输出)105形成R的位宽度。寄存器输出110形成(R+1)位的位宽度。代表寄存器输出最高有效位的输出信号111形成1位的位宽度。
下面将参考图1和图2具体描述根据本发明第一实施例的时钟分频电路100的操作。图2示出了假定N＝3和D＝5时并且在图1的时钟分频电路中执行N/D(＝3/5)分频时的操作时序图。在下面假设从输入时钟信号102的上升沿至输入时钟信号102的下一上升沿的时间段为一个周期，并且这些周期被描述为T1，T2，T3…。在这种情况下，从上述等式(1)可得，R为3(＝ceil(log(5)/log(2))。
首先，当复位信号118被设置为高电平时，通过输入信号117在寄存器109中设置初始值“7”(2R-1)。在这种情况下，从上述等式(1)可得，R为3。
接着，在从输入时钟信号102的上升沿至输入时钟信号102的下一上升沿的周期T1内，寄存器109输出与初始值“7”(“0111”(二进制记数法))对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“0”。
输出信号111输出至锁存器113的数据(D)端子。当输入时钟信号102的值变为“1”时，锁存器113保持从D端子输入的输出信号111的值“0”，并输出与值“0”对应的锁存器输出信号112。
特别地，当输入时钟信号102上升时，锁存器113捕获并保持输出信号111的值“0”，并当输入时钟信号102的值为“1”时输出保持值“0”作为锁存器输出信号112。当输入时钟信号102的值为0时，锁存器113输出从D端子输入的输出信号111的值“0”，这种情况就象锁存器输出信号112一样。
加法器108将寄存器109的输出110的值“7”与代表分频比的分子设定值N的输入信号120的值“3”相加。加法器108输出代表值“10”(＝“1010”(二进制记数法))的输出信号115作为相加结果。
由于在周期T1中当输入时钟信号102上升时，代表寄存器输出110的最高有效位的输出信号111的值为“0”，因此选择器107选择输入信号104。选择器107输出输入信号104作为选择器输出105。也就是说，选择器107输出与输入信号104的值“0”对应的选择器输出105。
减法器116将加法器108的输出信号115的值“10”减去选择器107的输出信号105的值“0”，并输出与值“10”对应的输出信号106作为相减结果。
在下一个周期T2中，寄存器109存储来自减法器116的输出信号106的值“10”，并输出与值“10”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“1”。
输出信号111输出至锁存器113的D端子。由于在周期T2中当输入时钟信号102上升时，输出信号111的值为“0”，因此锁存器113保持从D端子输入的输出信号111的值“0”。当输入时钟信号102的值为“1”时，锁存器113输出与值“0”对应的锁存器输出信号112。
当在周期T2中输入时钟信号102的值为“0”时，输出信号111的值为“1”。因此当输入时钟信号102的值为“0”时，锁存器113传递输出信号111，使得锁存器输出信号112的值为“1”。
加法器108将来自寄存器109的寄存器输出110的值“10”同与分频比的分子设定值N对应的输入信号120的值“3”相加。加法器108输出与值“13”对应的输出信号115作为相加结果。
由于代表寄存器输出110的最高有效位的输出信号111的值为“1”，因此选择器107选择代表分频比的分母设定值D的输入信号101的值“5”。选择器107输出与值“5”对应的选择器输出105。
减法器106将加法器108的输出信号115的值“13”减去选择器107的输出信号105的值“5”，并输出与值“8”对应(＝“1000”(二进制记数法))的输出信号106作为相减结果。
在下一个周期T 3中，寄存器109存储来自减法器116的输出信号106的值“8”，并输出与值“8”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“1”。
输出信号111输出至锁存器113的D端子。由于在周期T3中当输入时钟信号102上升时，输出信号111的值为“1”，因此锁存器113保持从D端子输入的输出信号111的值“1”。当输入时钟信号102的值为“1”时，锁存器113输出与值“1”对应的锁存器输出信号112。
当在周期T 3中输入时钟信号102的值为“0”时，输出信号111的值为“1”。因此当输入时钟信号102的值为“0”时，锁存器113传递输出信号111，以使锁存器输出信号112的值为“1”。
加法器108将来自寄存器109的寄存器输出110的值“8”同与分频比的分子设定值N对应的输入信号120的值“3”相加。加法器108输出与值“11”对应的输出信号115作为相加结果。
由于代表寄存器输出110的最高有效位的输出信号111的值为“1”，因此选择器107选择代表分频比的分母设定值D的输入信号101。选择器107输出与值“5”对应的选择器输出105。
减法器116将加法器108的输出信号115的值“11”减去选择器107的输出信号105的值“5”，并输出与值“6”(＝“0110”(二进制记数法))对应的输出信号106作为相减结果。
在下一个周期T4中，寄存器109存储来自减法器116的输出信号106的值“6”，并输出与值“6”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“0”。
输出信号111输出至锁存器113的D端子。由于在周期T4中当输入时钟信号102上升时，输出信号111的值为“1”，因此锁存器113保持从D端子输入的输出信号111的值“1”。当输入时钟信号102的值为“1”时，锁存器113输出与值“1”对应的锁存器输出信号112。
当在周期T4中输入时钟信号102的值为“0”时，输出信号111的值为“0”。因此当输入时钟信号102的值为“0”时，锁存器113传递输出信号111，使得锁存器输出信号112的值为“0”。
加法器108将来自寄存器109的寄存器输出110的值“6”同与分频比的分子设定值N对应的输入信号120的值“3”相加。加法器108输出与值“9”对应的输出信号115作为相加结果。
由于，代表寄存器输出110的最高有效位的输出信号111的值为“0”，因此选择器107选择输入信号104的值“0”。选择器107输出与值“0”对应的选择器输出105。
减法器116将加法器108的输出信号115的值“9”减去选择器107的输出信号105的值“0”，并输出与值“9”(＝“1001(二进制记数法))”对应的输出信号106作为相减结果。
在下一个周期T5中，寄存器109存储来自减法器116的输出信号106的值“9”，并输出与值“9”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“1”。
输出信号111输出至锁存器113的D端子。由于在周期T5中当输入时钟信号102上升时，输出信号111的值为“0”，锁存器113保持从D端子输入的输出信号111的值“0”。当输入时钟信号102的值为“1”时，锁存器113输出与值“0”对应的锁存器输出信号112。
当在周期T5中输入时钟信号102的值为“0”时，输出信号111的值为“1”。因此当输入时钟信号102的值为“0”时，锁存器113传递输出信号111，使得锁存器输出信号112的值为“1”。
加法器108将来自寄存器109的寄存器输出110的值“9”同与分频比的分子设定值N对应的输入信号120的值“3”相加。加法器108输出与值“12”对应的输出信号115作为相加结果。
由于代表寄存器输出110的最高有效位的输出信号111的值为“1”，因此选择器107选择代表分频比的分母设定值D的输入信号101的值“5”。选择器107输出与值“5”对应的选择器输出105。
减法器116将加法器108的输出信号115的值“12”减去选择器107的输出信号105的值“5”，并输出与值“7”(＝“0111”(二进制记数法))对应的输出信号106作为相减结果。
在下一个周期T6中，寄存器109存储来自减法器116的输出信号106的值“7”，并输出与值“7”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“0”。
输出信号111输出至锁存器113的D端子。由于在周期T6中当输入时钟信号102上升时，输出信号111的值为“1”，因此锁存器113保持从D端子输入的输出信号111的值“1”。当输入时钟信号102的值为“1”时，锁存器113输出与值“1”对应的锁存器输出信号112。
当在周期T6中输入时钟信号102的值为“0”时，输出信号111的值为“0”。因此当输入时钟信号102的值为“0”时，锁存器113传递输出信号111，使得锁存器输出信号112的值为“0”。
加法器108将来自寄存器109的寄存器输出110的值“7”同与分频比的分子设定值N对应的输入信号120的值“3”相加。加法器108输出与值“10”对应的输出信号115作为相加结果。
由于代表寄存器输出110的最高有效位的输出信号111的值为“0”，因此选择器107选择输入信号104的值“0”。选择器107输出与值“0”对应的选择器输出105。
减法器116将加法器108的输出信号115的值“10”减去选择器107的输出信号105的值“0”，并输出与值“10”(＝“1010”(二进制记数法))对应的输出信号106作为相减结果。
在下一个周期T7中，寄存器109存储来自减法器116的输出信号106的值“10”，并输出与值“10”对应的寄存器输出110。这时，与代表寄存器输出110的最高有效位的输出信号111对应的值为“1”。
此后重复在周期T1至T5中描述的一系列操作。因而，如图2所示，寄存器109的寄存器输出110的值为7，10，8，6，9，7，10，8，6，9，…，因而重复输出模式{7，10，8，6，9}。
如图2所示，代表寄存器输出110的最高有效位的输出信号111的值为0，1，1，0，1，0，1，1，0，1，…，因此重复输出模式{0，1，1，0，1}。
如图2所示，当与寄存器输出110的最高有效位对应的输出信号111的值为“1”时，输出时钟103在输入时钟信号102的下一个周期被输出。
因此，如图2所示，当输入时钟信号102的电平变高5次时，输出时钟信号103的电平变高3次。也就是说，可以根据输入时钟信号102的时钟频率实现精确的3/5分频。
因而，根据本发明的第一实施例，可以实现当输入时钟信号102输入D次时输出时钟输出N次的时钟分频电路。在这种情况下，输出时钟周期的最小间隔为输入时钟信号周期的floor(D/N)，输出时钟周期的最大间隔为输入时钟周期的ceil(D/N)，此处floor是返回不超过参数的最大整数值的函数。
下面将描述本发明的第二实施例。图3示出了根据本发明第二实施例的时钟分频电路200的结构实例图。通过从根据第一实施例的时钟分频电路100中移除减法器116，形成了根据第二实施例的时钟分频电路200。
该时钟分频电路200使得输入时钟信号202进行N/D分频。但是，假定分频比的分子设定值N和分频比的分母设定值D每个都为任意自然数，并且每个都满足条件(N≤D)和条件(D！＝0)。
时钟分频电路200包括选择器207、加法器208、寄存器209、锁存器213以及逻辑积电路214。
给选择器207提供以下信号与分频比的分子设定值N对应的输入信号220；与代表分频比的分子设定值N和分母设定值D之间差值的分子-分母差设定值(N-D)对应的输入信号219；以及与来自寄存器209的输出信号(寄存器输出)210的最高有效位对应的输出信号211。选择器207根据输出信号211的值输出输入信号220和输入信号219之一作为输出信号(选择器输出)205。
特别地，当代表寄存器输出210的最高有效位的输出信号211的值为“1”时，选择器207选择与代表分频比的分子和分母之间差值的分子-分母差设定值(N-D)对应的输入信号219，并输出输入信号219作为寄存器输出205。另一方面，当输出信号211的值为“0”时，选择器207选择与分频比的分子设定值N对应的输入信号220，并输出输入信号220作为选择器输出205。
给加法器208提供来自选择器207的选择器输出205和来自寄存器209的寄存器输出210。加法器208将与选择器输出205对应的值同与寄存器输出210对应的值相加，并输出与相加结果对应的输出信号215。
给寄存器209提供以下信号来自加法器208的输出信号215；与预定初始值“2R-1”(此处变量R代表通过上面等式(1)得到的值)对应的输入信号217；复位信号218；和输入时钟信号202。寄存器209输出该输出信号210。输出信号210的最高有效位作为输出信号211输出。
特别地，在寄存器209中设置输入信号217代表的初始值“2R-1”以响应复位信号218。从加法器208输出的输出信号215与输入时钟信号202同步输入至寄存器209。寄存器209存储与输出信号215对应的相加结果。
从D端子为锁存器213提供输出信号211，所述输出信号211与来自寄存器209的寄存器输出210的最高有效位对应，并从G端子为锁存器213提供输入时钟信号202。当输入时钟信号202的值为“0”时，锁存器213传递从D端子输入的输出信号211。
另一方面，当输入时钟信号202的值为“1”时，锁存器213保持从D端子输入的输出信号211代表的值，并产生和输出与该值对应的门信号(锁存器输出信号)212。
给逻辑积电路214提供从锁存器213输出的锁存输出信号212和输入时钟信号202。逻辑积电路214得到锁存器输出信号212与输入时钟信号202的逻辑积，并产生和输出与该结果对应的输出时钟信号203。
首先，根据从上述等式(1)计算的变量R的值设置每个部分的位宽度。
因此，根据上述等式(1)，图3中的加法器208形成了(R+1)位的位宽度。选择器207形成了(R+1)位的位宽度。寄存器209形成了(R+1)位的位宽度。
在图3中与分频比的分子设定值N对应的输入信号220形成R位的宽度。与代表分频比的分子和分母之间差值的分子-分母差设定值(N-D)对应的输入信号219形成(R+1)位的位宽度。与加法器208的相加结果对应的输出信号215形成(R+1)位的位宽度。
选择器207的输出信号(选择器输出)205形成(R+1)位的位宽度。寄存器输出210形成(R+1)位的位宽度。代表寄存器输出的最高有效位的输出信号211形成1位的位宽度。
下面将参考图3和图4具体描述根据本发明第二实施例的时钟分频电路200的操作。图4示出了当假定N＝3和D＝5时并在图3中的时钟分频电路200中执行N/D(＝3/5)分频时的操作时序图。在下面假设从输入时钟信号202的上升沿至输入时钟信号202的下一上升沿的时间段为一个周期，并且该周期被描述为T1，T2，T3…。在这种情况下，从上述等式(1)可得，R为3(＝ceil(log(5)/log(2))。
首先，当复位信号218设置为高电平时，通过输入信号217在寄存器209中设置初始值“7”(＝2R-1)。在这种情况下，从上述等式(1)可得，R为3。
接着，在从输入时钟信号202的上升沿至输入时钟信号202的下一上升沿的周期T1内，寄存器209输出与初始值“7”(“0111”(二进制记数法))对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“0”。
输出信号211输出至锁存器213的数据(D)端子。当输入时钟信号202的值为“1”时，锁存器113保持从D端子输入的输出信号211的值“0”，并输出与值“0”对应的锁存器输出信号212。
特别地，当输入时钟信号202上升时，锁存器213捕获并保持输出信号211的值“0”，并当输入时钟信号202的值为“1”时锁存器213输出保持值“0”作为锁存器输出信号212。当输入时钟信号202的值为0时，锁存器113输出从D端子输入的输出信号211的值“0”，这种情况就象锁存器输出信号212一样。
由于在周期T1中当输入时钟信号202上升时，代表寄存器输出210的最高有效位的输出信号211的值为“0”，因此选择器207选择与分频比的分子设定值N对应的输入信号220。选择器207输出输入信号220作为选择器输出205。也就是说，选择器207输出与输入信号220的值“3”对应的选择器输出205。
加法器208将寄存器209的输出210的值“7”与来自选择器207的选择器输出205的值“3”相加。加法器208输出代表值“10”(“1010”(二进制记数法))的输出信号215作为相加结果。
在下一个周期T2中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“10”，并输出与值“10”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“1”。
输出信号211输出至锁存器213的D端子。由于在周期T2中当输入时钟信号202上升时，输出信号211的值为“0”，因此锁存器213保持从D端子输入的输出信号211的值“0”。当输入时钟信号202的值为1时，锁存器213输出与值“0”对应的锁存器输出信号212。
当在周期T2中输入时钟信号202的值为“0”时，输出信号211的值为“1”。因此当输入时钟信号202的值为“0”时，锁存器213传递输出信号211，使得锁存器输出信号212的值为“1”。
由于代表寄存器输出210的最高有效位的输出信号211的值为“1”，因此选择器207选择代表分子-分母差设定值(N-D)(代表分频比的分子和分母之间差值)的输入信号219的值“-2”。选择器207输出与值“-2”对应的选择器输出205。
加法器208将来自寄存器209的寄存器输出210的值“10”同与从选择器207输出的选择器输出205对应的值“-2”相加。加法器208输出与值“8”(“1000”(二进制记数法))对应的输出信号215作为相加结果。
在下一个周期T3中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“8”，并输出与值“8”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“1”。
输出信号211输出至锁存器213的D端子。由于在周期T3中当输入时钟信号202上升时，输出信号211的值为“1”，因此锁存器213保持从D端子输入的输出信号211的值“1”。当输入时钟信号202的值为1时，锁存器213输出与值“1”对应的锁存器输出信号212。
当在周期T3中输入时钟信号202的值为“0”时，输出信号211的值为“1”。因此当输入时钟信号202的值为“0”时，锁存器213传递输出信号211，使得锁存器输出信号212的值为“1”。
由于代表寄存器输出210的最高有效位的输出信号211的值为“1”，因此选择器207选择代表分子-分母差设定值(N-D)(代表分频比的分子和分母之间差值)的输入信号219的值“-2”。选择器207输出与值“-2”对应的选择器输出205。
加法器208将来自寄存器209的寄存器输出210的值“8”同与从选择器207输出的选择器输出205对应的值“-2”相加。加法器208输出与值“6”(“0110”(二进制记数法))对应的输出信号215作为相加结果。
在下一个周期T4中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“6”，并输出与值“6”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“0”。
输出信号211输出至锁存器213的D端子。由于在周期T4中当输入时钟信号202上升时，输出信号211的值为“1”，因此锁存器213保持从D端子输入的输出信号211的值“1”。当输入时钟信号202的值为“1”时，锁存器213输出与值“1”对应的锁存器输出信号212。
当在周期T4中输入时钟信号202的值为“0”时，输出信号211的值为“0”。因此当输入时钟信号202的值为“0”时，锁存器213传递输出信号211，使得锁存器输出信号212的值为“0”。
由于代表寄存器输出210的最高有效位的输出信号211的值为“0”，因此选择器207选择代表分频比的分子设定值N的输入信号220的值“3”。选择器207输出与值“3”对应的选择器输出205。
加法器208将来自寄存器209的寄存器输出210的值“6”同与从选择器207输出的选择器输出205对应的值“3”相加。加法器208输出与值“9”(“1001”(二进制记数法))对应的输出信号215作为相加结果。
在下一个周期T5中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“9”，并输出与值“9”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“1”。
输出信号211输出至锁存器213的D端子。由于在周期T5中当输入时钟信号202上升时，输出信号211的值为“0”，因此锁存器213保持从D端子输入的输出信号211的值“0”。当输入时钟信号202的值为1时，锁存器213输出与值“0”对应的锁存器输出信号212。
当在周期T5中输入时钟信号202的值为“0”时，输出信号211的值为“1”。因此当输入时钟信号202的值为“0”时，锁存器213传递输出信号211，使得锁存器输出信号212的值为“1”。
由于代表寄存器输出210的最高有效位的输出信号211的值为“1”，因此选择器207选择代表分子-分母差设定值(N-D)(代表分频比的分子和分母之间差值)的输入信号219的值“-2”。选择器207输出与值“-2”对应的选择器输出205。
加法器208将来自寄存器209的寄存器输出210的值“9”同与从选择器207输出的选择器输出205对应的值“-2”相加。加法器208输出与值“7”(“0111”(二进制记数法))对应的输出信号215作为相加结果。
在下一个周期T6中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“7”，并输出与值“7”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“0”。
输出信号211输出至锁存器213的D端子。由于在周期T6中当输入时钟信号202上升时，输出信号211的值为“1”，因此锁存器213保持从D端子输入的输出信号211的值“1”。当输入时钟信号202的值为“1”时，锁存器213输出与值“1”对应的锁存器输出信号212。
当在周期T6中输入时钟信号202的值为“0”时，输出信号211的值为“0”。因此当输入时钟信号202的值为“0”时，锁存器213传递输出信号211，使得锁存器输出信号212的值为“0”。
由于代表寄存器输出210的最高有效位的输出信号211的值为“0”，因此选择器207选择代表分频比的分子设定值N的输入信号220的值“3”。选择器207输出与值“3”对应的选择器输出205。
加法器208将来自寄存器209的寄存器输出210的值“7”同与从选择器207输出的选择器输出205对应的值“3”相加。加法器208输出与值“10”(“1010”(二进制记数法))对应的输出信号215作为相加结果。
在下一周期T7中，与输入时钟信号202同步，寄存器209存储代表相加结果的输出信号215(该信号从加法器208输出)的值“10”，并输出与值“10”对应的寄存器输出210。这时，与代表寄存器输出210的最高有效位的输出信号211对应的值为“1”。
此后重复在周期T1至T5中描述的一系列操作。这样，如图4所示，寄存器209的寄存器输出210的值为7，10，8，6，9，7，10，8，6，9，…，因而重复输出模式{7，10，8，6，9}。
如图4所示，代表寄存器输出210的最高有效位的输出信号211的值为0，1，1，0，1，0，1，1，0，1，…，因而重复输出模式{0，1，1，0，1}。
如图4所示，当与寄存器输出210的最高有效位对应的输出信号211的值为“1”时，输出时钟203在输入时钟信号202的下一个周期中被输出。
因此，如图4所示，当输入时钟信号202的电平变高5次时，输出时钟信号203的电平变高3次。也就是说，可以根据输入时钟信号202的时钟频率实现精确的3/5分频。
因此，本发明的第二实施例还可以实现输入时钟信号202输入D次时输出时钟输出N次的时钟分频电路。在这种情况下，输出时钟周期的最小间隔为输入时钟信号周期的floor(D/N)，输出时钟周期的最大间隔为输入时钟周期的ceil(D/N)，此处floor是返回不超过参数的最大整数值的函数。
在如图3所示的第二实施例中，事先得到将分频比的分子设定值N的值减去分频比的分母设定值D的值得到的分子-分母差设定值(N-D)，并且将分子-分母差设定值(N-D)输入至选择器207。因此有可能省略图1中所示第一实施例中实际上用于计算分子-分母差设定值的减法器116。因此可以简化装置结构。
注意的是，虽然在本发明的实施例中描述了D＝3和N＝5并且执行3/5分频比的情况，但是可以使用其它任意分频比对时钟信号进行分频。
注意的是，虽然本发明的实施例给出了实施本发明的实例，并且每个都与下面将示出的权利要求中的具有特别创造性的内容有关，但是本发明并不限于此，在并不背离本发明精神的情况下可以有各种变型。
在权利要求1中，例如，存储装置对应于寄存器109。例如，提供装置对应于选择器107、加法器108、减法器106或者对应于选择器207和加法器208。例如，保持装置对应于锁存器113或者对应于锁存器213。例如，逻辑积产生装置对应于逻辑积电路114或对应于逻辑积电路214。
在权利要求3中，例如，加法装置对应于加法器108、减法器116和选择器107或者对应于加法器208和选择器207。例如，存储装置对应于寄存器109或者对应于寄存器209。例如，保持装置对应于锁存器113或者对应于锁存器213。例如，逻辑积产生装置对应于逻辑积电路114或逻辑积电路214。
在权利要求5中，例如，减法器对应于减法器116。例如，寄存器对应于寄存器109。例如，选择器对应于选择器107。例如，加法器对应于加法器108。例如，锁存器对应于锁存器113。例如，逻辑积电路对应于逻辑积电路114。
在权利要求7中，例如，加法器对应于加法器208。例如，寄存器对应于寄存器209。例如，选择器对应于选择器207。例如，锁存器对应于锁存器213。例如，逻辑积电路对应于逻辑积电路214。
作为本发明的实际应用的实例，例如，本发明可以用于需要各种频率的时钟信号的各种电路和装置。
本领域技术人员应当理解的是，根据设计要求和其它因素在附属权利要求书或与其等效的范围之内可以进行各种变型、组合、子组合以及替换。
权利要求
1.一种时钟分频电路，包括存储装置，用于存储与输入时钟信号同步的输入信号；提供装置，用于提供第一值和第二值之一作为所述输入信号，所述第一值通过将所述存储装置存储的值与分子设定值相加得到，所述第二值通过将所述第一值减去分母设定值得到；保持装置，用于保持与所述输入时钟信号同步的所述存储装置存储的值的最高有效位；逻辑积产生电路，用于产生所述保持装置的保持值与所述输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号，其中所述提供装置根据所述存储装置存储的值的最高有效位，提供所述第一值和第二值之一作为输入信号。
2.根据权利要求1所述的时钟分频电路，其中所述存储装置的初始值是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将所述分母设定值的对数除以2的对数得到的结果。
3.一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路，所述时钟分频电路包括加法装置，用于将前一相加结果与所述分子设定值与所述分母设定值之间的差值相加或与所述分子设定值相加；存储装置，用于存储与所述输入时钟信号同步的由所述加法装置相加的所述结果，并给所述加法装置提供所存储的所述相加结果作为前一相加结果；保持装置，用于保持与所述输入时钟信号同步的由所述存储装置存储的所述相加结果的最高有效位；逻辑积产生装置，用于产生所述保持装置保持的所述相加结果的最高有效位与所述输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号；其中在没有得到所述相加结果的初始阶段，所述存储装置向所述加法装置提供预定的初始值作为所述前一相加结果，所述加法装置根据所述前一相加结果的最高有效位的值选择差值或者所述分子设定值，将所述前一相加结果与选择结果相加，并将相加结果提供给所述存储装置。
4.根据权利要求3所述的时钟分频电路，其中所述初始值是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将所述分母设定值的对数除以2的对数得到的结果。
5.一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路，所述时钟分频电路包括减法器，用于执行预定相减过程；寄存器，用于存储与所述输入时钟信号同步的来自所述减法器的第一输出值，并输出与所述输入时钟信号同步的与所述第一输出值对应的第二输出值；选择器，用于当来自所述寄存器的所述第二输出值以二进制记数法表示时，根据与最高有效位数字的值对应的第三输出值，选择所述分母设定值和值“0”之一，并输出选择结果作为第四输出值；加法器，用于将所述分子设定值与从所述寄存器输出的所述第二输出值相加，并输出与相加结果对应的第五输出值；锁存器，用于保持与所述时钟信号同步的与从所述寄存器输出的所述第二输出值的最高有效位数字的值对应的所述第三输出值；逻辑积电路，用于计算从所述锁存器输出的第六输出值与所述时钟信号的逻辑积，并输出计算结果作为输出时钟信号；其中所述减法器将从所述加法器输出的所述第五输出值减去从所述选择器输出的所述第四输出值，并输出与相减结果对应的所述第一输出值。
6.根据权利要求5所述的时钟分频电路，其中所述寄存器的初始值是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将所述分母设定值的对数除以2的对数得到的结果。
7.一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路，所述时钟分频电路包括加法器，用于执行预定相加过程；寄存器，用于存储与所述输入时钟信号同步的来自所述加法器的第一输出值，并输出与所述输入时钟信号同步的与所述第一输出值对应的第二输出值；选择器，用于当来自所述寄存器的所述第二输出值以二进制记数法表示时，根据与最高有效位数字的值对应的第三输出值选择所述分子设定值和与所述分子设定值减去所述分母设定值的结果对应的值之一，并输出选择结果作为第四输出值；锁存器，用于保持与所述时钟信号同步的与从所述寄存器输出的所述第二输出值的最高有效位数字的值对应的所述第三输出值；和逻辑积产生电路，用于计算从所述锁存器输出的第六输出值与所述时钟信号的逻辑积，并输出计算结果作为输出时钟信号；其中所述加法器将从所述选择器输出的所述第四输出值与从所述寄存器输出的所述第二输出值相加，并输出与相加结果对应的所述第一输出值。
8.根据权利要求7所述的时钟分频电路，其中所述寄存器的初始值是通过将2升到一个与最小整数值对应数的幂所得到的值减1得到的值，所述最小整数值不小于通过将所述分母设定值的对数除以2的对数得到的结果。
9.一种时钟分频电路，包括存储器，用于存储与输入时钟信号同步的输入信号；提供器，用于提供第一值和第二值之一作为所述输入信号，所述第一值通过将所述存储器存储的值与分子设定值相加得到，所述第二值通过将所述第一值减去分母设定值得到；保持器，用于保持与所述输入时钟信号同步的所述存储器存储的值的最高有效位；逻辑积产生器，用于产生所述保持器保持的值与所述输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号，其中所述提供器根据所述存储器存储的值的最高有效位，提供所述第一值和第二值之一作为所述输入信号。
10.一种用于使用通过将分子设定值除以分母设定值得到的分频比对预定输入时钟信号进行分频的时钟分频电路，所述时钟分频电路包括加法器，用于将前一相加结果与所述分子设定值与所述分母设定值之间的差值相加或与所述分子设定值相加；存储器，用于存储与所述输入时钟信号同步的由所述加法器相加的所述结果，并给所述加法器提供所存储的所述相加结果作为所述前一相加结果；保持器，用于保持与所述输入时钟信号同步的由所述存储器存储的所述相加结果的最高有效位；逻辑积产生器，用于产生所述保持器保持的所述相加结果的最高有效位与所述输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号；其中在没有得到所述相加结果的初始阶段，所述存储器向所述加法器提供预定的初始值作为所述前一相加结果，所述加法器根据所述前一相加结果的最高有效位的值选择差值或者所述分子设定值，将所述前一相加结果与选择结果相加，并给所述存储器提供相加结果。
全文摘要
一种时钟分频电路，包括存储部分，用于存储与输入时钟信号同步的输入信号；提供部分，用于提供第一值和第二值之一作为所述输入信号，所述第一值通过将所述存储部分存储的值与分子设定值相加得到，所述第二值通过将所述第一值减去分母设定值得到；保持部分，用于保持与所述输入时钟信号同步的所述存储部分存储的值的最高有效位；逻辑积产生部分，用于产生所述保持部分保持的值与所述输入时钟信号的逻辑积，并输出逻辑积作为输出时钟信号；其中所述提供部分根据所述存储部分存储的值的最高有效位提供第一值和第二值之一作为输入信号。
文档编号H03K23/00GK1783723SQ200510127250
公开日2006年6月7日 申请日期2005年11月24日 优先权日2004年11月24日
发明者长谷川浩一 申请人:索尼株式会社