专利名称：相位同步电路的制作方法
技术领域：
本发明涉及相位同步电路。相位同步电路，用于使用时钟脉冲或选通脉冲等进行动作的半导体集成电路、电路组件及系统。例如，用于微处理器、微控制器、信号处理器、图像处理器、声音处理器、或易失性存储器(DRAM、SRAM等)、非易失性存储器(闪速存储器等)等各种存储器或存储卡等。
背景技术：
一般来说，半导体芯片，为了准确地与外部设备进行信号的交换，需要取得芯片内外的信号的时间同步。为取得这样的同步，而广泛地采用如下的方式，即生成高精度地控制了其跃迁时刻的内部时钟脉冲，使得与从半导体芯片的外部输入的时钟脉冲(或选通脉冲，在本申请中不加区别地都表示为“时钟脉冲”)的跃迁时刻保持一定的时序关系，并将该芯片内部时钟脉冲用于信号的取得。关于这种相位同步电路，存在着如下的现有技术。
在非专利文献1中，采用如下的结构，即，使2个延迟列(FDA、BDA)彼此反向地并列排列、在其间使控制电路MCC与2个延迟列并列地排列，预先设计与连接在延迟列BDA的输出上的时钟驱动器具有相同的延迟时间的负载电路作为虚设(dummy)负载，与延迟列FDA的输入连接。该电路，从延迟列FDA和控制电路MC检测延迟列FDA内的使相位同步的位置，从延迟列BDA的相同位置输入时钟脉冲，沿着与延迟列FDA相反的方向传送时钟脉冲，由此实现以2个周期的延迟使相位同步这样的高速同步。
另外，在专利文献1中，具有粗略地调整相位的环式粗调延迟器和精细地调整相位的微调延迟器，采用环式和层次式的结构，来减少整个电路的面积和门电路数。延迟量，通过用一个相位检测器逐次比较外部时钟脉冲和反馈时钟脉冲的相位并根据比较结果将延迟量的增减供给粗调延迟器和微调延迟器来进行确定。
非专利文献1IEEE Journal of Solid-state Circuits，Vol.31、No.11、November 1996、pp1656-1668专利文献1日本特开2003-69424号公报发明内容相位同步电路，最好是能够缩短为使内部时钟脉冲与外部时钟脉冲相位同步所需的时间。而从减低半导体芯片成本的目的考虑，最好是以尽可能小的芯片面积或以很少的元件数和门电路数来实现该相位同步电路。而且，希望能以更小的功率(动作时、待机时的功率)进行动作。
非专利文献1中所示的相位同步电路，存在着当扩展其频率范围时电路规模增大的问题。即，为满足动作频率最高时所需的相位的一致精度，必须缩短延迟列内部的延迟级1级的延迟时间。因此，为了利用按如此确定的延迟时间的延迟级来取得低频的时钟脉冲的同步，就不得不增多延迟级数。因此，存在着导致元件数和门电路数增加的问题。
但是，输入到半导体集成电路的信号的频率范围不断地扩展，按每个频率设计修改相位同步电路将会耗费很多工时，因而希望有一种能够在宽频率范围使用的相位同步电路。即，希望能使相位同步电路的相位一致精度和频率范围两者都得到满足并尽力抑制由此带来的电路规模的增大。
另外，专利文献1是在本发明完成后进行的专利调查中找到的，在采用环式延迟列这一点上，与本发明相同。但是，在专利文献1所公开的DLL中，仅对用于粗调的延迟列采用环式延迟列。而且，因为用1个相位检测器对微调延迟器的每1级逐次进行相位比较，所以有可能使达到相位同步的时间变长，并没有考虑同步所需的时间。
希望有一种尽管是芯片上的占有面积、门电路数、功率小的电路，但却能使高一致精度和宽频率范围两者都能得到满足、且能够在短时间内完成相位同步的相位同步电路。
本发明的上述和其他的目的以及新的特征，从本说明书的记述和附图将看得很清楚。
简单说明在本申请所公开的发明中具有代表性内容的概要如下。
本发明的相位同步电路，其特征在于包括第1延迟列；第1选择器，将第1基准时钟脉冲和上述第1延迟列的输出中的任一者有选择地输入到上述第1延迟列；多个相位比较器，进行上述第1延迟列中所包含的各延迟级与第2基准时钟脉冲的相位比较；第2延迟列；第2选择器，将外部时钟脉冲和上述第2延迟列的输出中的任一者有选择地输入到上述第2延迟列；以及输出控制电路，将从上述第2延迟列的各延迟级输出的输出作为内部时钟脉冲有选择地进行输出，上述输出控制电路，掌握使由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲同步所需的上述第1延迟列的循环数和延迟级数，将由上述第2延迟列产生的、根据上述所掌握的循环数和延迟级数的上述外部时钟脉冲的延迟信号作为上述内部时钟脉冲输出。
另外，本发明的相位同步电路，包括第1延迟列；第1选择器，将第1基准时钟脉冲和上述第1延迟列的输出的任一者有选择地输入到上述第1延迟列；多个相位比较器，进行由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲的相位比较；延迟控制电路，控制输入到上述相位比较器的延迟信号的延迟量；第2延迟列；第2选择器，将外部时钟脉冲和上述第2延迟列的输出中的任一者有选择地输入到上述第2延迟列；以及输出控制电路，将从上述第2延迟列的各延迟级输出的输出作为内部时钟脉冲有选择地进行输出，上述输出控制电路，掌握使由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲同步所需的上述第1延迟列的循环数和延迟级数，将由上述第2延迟列产生的、根据上述已掌握的循环数和延迟级数的上述外部时钟脉冲的延迟信号作为上述内部时钟脉冲输出，上述延迟控制电路，可变地控制输入到上述相位比较器的延迟信号的延迟量。
此外，第1选择器和第2选择器、第1延迟列和第2延迟列，最好它们的电路结构和布局是相同的，以使延迟时间尽可能相同。作为第1基准时钟脉冲和第2基准时钟脉冲，若提供相同的基准时钟脉冲，则使外部时钟脉冲和内部时钟脉冲以1周期的时间差来同步。
在本发明中，能够缩短达到同步的周期数，因此，当未使用同步电路时，通过将其时钟脉冲输入本身停止，能够减少非动作时的功率。而且，这时，若同步电路的电源本身也进行关断，则通过防止泄漏电流，也能够减少系统待机时的功率。
简单说明根据在本申请所公开的发明中具有代表性的内容所取得的效果如下。
能够实现元件数和门电路数少、且可以高速地进行同步的相位同步电路。
图1是表示本发明的相位同步电路的图。
图2是表示延迟列的电路结构例的图。
图3是表示输出控制电路的电路结构例的图。
图4(a)是表示相位比较器阵列的第1电路结构例的图，图4(b)是表示相位比较器阵列的第2电路结构例的图。
图5是表示本发明的另一种相位同步电路的图。
图6是表示图1的相位同步电路的变形例的图。
图7是表示图5的相位同步电路的变形例的图。
图8(a)是表示脉冲生成电路的电路结构例的图，图8(b)是表示时钟脉冲复原电路的电路结构例的图。
图9是使目标级数的控制幅度可变时的流程图。
图10是相位同步电路的时序图。
图11是采用了本发明的相位同步电路的系统结构例。
图12是表示本发明的另一种相位同步电路的图。
图13是表示本发明的另一种相位同步电路的图。
图14是示出脉冲分配电路的结构例和时钟脉冲复原电路的结构的图。
图15是表示本发明的另一种相位同步电路的图。
图16是表示本发明的另一种相位同步电路的图。
图17(a)～图17(d)是示出脉冲生成电路的电路结构例、时钟脉冲复原电路的电路结构例和脉冲分配电路的电路结构的图。
图18是相位同步电路的时序图。
图19(a)和图19(b)是表示相位同步电路的延迟列部分的配置例的图。
具体实施例方式
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对同一部件原则上标以相同的标号，生率其反复的说明。
首先，在图1中示出本发明的相位同步电路的基本结构。图1中示出的相位同步电路，是输出内部时钟脉冲ICLK使其与外部时钟脉冲ECLK保持一定的时间(相位)关系(与第1基准时钟脉冲ERCLK1和第2基准时钟脉冲ERCLK2的时间差(相位差)相等的时间关系)的电路。
在第1循环延迟块101中，具有将第1基准时钟脉冲ERCLK1作为2个输入中的1个输入的选择器SEL1、以及将从选择器SEL1输出的信号作为输入的延迟列DL1，延迟列DL1的输出104，与选择器SEL1的2个输入中的另1个输入连接。选择器SEL1，由第1选择控制电路SELCON1选择将哪个输入信号输出到延迟列DL1。来自构成延迟列DL1的各延迟级的输出组120，输入到相位比较器阵列PCA，与第2基准时钟脉冲ERCLK2进行相位比较。
在第2循环延迟块112中，具有将外部时钟脉冲ECLK作为2个输入中的1个输入的选择器SEL2和将从选择器SEL2输出的信号作为输入的延迟列DL2，延迟列DL2的输出110，与选择器SEL2的2个输入中的另1个输入连接。选择器SEL2，由第2选择控制电路SELCON2选择将哪个输入信号输出到延迟列DL2。
输出控制电路OS-CON，接收指示来自相位比较器阵列PCA的相位比较结果的信号113和来自延迟列DL1的预定位置的延迟级的信号114。输出控制电路OS-CON，通过对信号114进行计数，来确定使外部时钟脉冲ECLK在第2循环延迟块112中循环的次数。另外，由信号113确定将来自延迟列DL2的哪个延迟级的输出信号作为内部时钟脉冲ICLK输出。
延迟列DL1和延迟列DL2由多个延迟级构成，延迟列中的延迟级数，预先确定为使信号通过选择器SEL1和延迟列DL1的时间比基准时钟脉冲ERCLK1与基准时钟脉冲ERCLK2之间的时间差短。相反，若信号通过的时间比基准时钟脉冲间的时间差长，就不需要使外部时钟脉冲循环。
其次，说明图1的电路的动作。通过使第1基准时钟脉冲ERCLK1在由选择器SEL1和延迟列DL1构成的第1循环延迟块101中通过多次并进一步通过选择器SEL1和延迟列DL1的内部的延迟级，来生成信号120，该信号120是使第1基准时钟脉冲ERCLK1循环通过多次后再延迟了所通过的延迟级的延迟量后而得到的。接着，对于该被延迟后的信号120和第2基准时钟脉冲ERCLK2，由位于相位比较器阵列PCA的内部的多个相位比较器一起比较其时间的前后关系，各相位比较器，当满足一定的条件时判断为相位相同。生成变为这样的相同相位时的、关于第1循环延迟块101的信号通过循环数和从延迟列DL1输出的位置(级数)的信息(以下，称为“目标循环数”和“目标级数”)。
由此，能够使在第1循环延迟块101中通过了目标循环数、并进一步通过了选择器SEL1和延迟列内部的目标级数时的总计延迟时间等于2个基准时钟脉冲之间的时间差(相位差)。
按照这种方式所确定的第1循环延迟块101的目标循环数和目标级数，传送到输出控制电路OS-CON。输出控制电路OS-CON，进行控制，使得来自外部时钟脉冲ECLK输入的信号在第2循环延迟块112中循环了目标循环数并在选择器SEL1和延迟列DL1中通过了目标级数时，自该延迟列2的输出作为内部时钟脉冲ICLK输出。
图2是延迟列DL1或DL2的电路例。通过将多个具有一定的时间间隔的延迟级级联连接而构成。各延迟级只要具有一定的延迟时间，则任何结构都是可以的，但典型的多是将作为CMOS电路的逻辑电路(反相电路或NAND(“与非”)电路等)级联连接的电路、或基于双极电路的将差动放大器级联连接的电路。在本实施例中，作为这种方式，示出由CMOS反相器构成了各延迟级201～204的例子。
图3示出输出控制电路OS-CON的结构例。输出控制电路OS-CON，是将来自延迟列DL2的输出121、来自相位比较器阵列PCA的输出113及来自延迟列DL1的预定的延迟级的输出114作为其输入，生成内部时钟脉冲ICLK的电路。该控制电路OS-CON，包括目标循环数计数器TRN-CLT，计测和保存为将外部时钟脉冲ECLK延迟预定的时间量所需的目标循环数；目标级数寄存器TSN-REG，保存由相位比较器判断为一致的目标级数；选择器SEL，选择从级数与目标级数寄存器的值一致的延迟列DL2的输出；当前循环数计数器CRN-CLT，计测和保存从选择器SEL输出的输出次数；计数比较器CMP，检测目标循环数计数器TRN-CLT和当前循环数计数器CRN-CLT各自的值是否一致；以及信号输出控制电路STC，根据由计数比较器CMP所生成的一致信号进行控制使得将选择器SEL的输出向外部输出。
目标循环数计数器TRN-CLT，在由相位比较器阵列PCA进行第1基准时钟脉冲ERCLK1的延迟信号和第2基准时钟脉冲ERCLK2的相位一致的判断之前，计测和保存第1基准时钟脉冲ERCLK1在第1循环延迟块101中循环了几次。具体地说，通过接收来自延迟列DL1的预定的延迟级的输出114掌握循环状态，并从相位比较器阵列PCA接收指示相位一致的输出，来确定和保存目标循环数。此时的相位一致级数被保存在目标级数寄存器TSN-REG内。由信号输出控制电路STC进行控制以便将按所确定的目标循环数和目标级数延迟了的外部时钟脉冲ECLK作为内部时钟脉冲ICLK进行输出。
图4(a)是相位比较器阵列PCA的结构例。在相位比较器阵列PCA中，反复地配置有相位比较级400，图4(a)示出延迟列DL1的输出120中的3级。相位比较级400，由D触发器401和2个输入中的一个被反相的NOR(“或非”)逻辑电路402构成。在D触发器的时钟脉冲端子CLK上，被输入第2基准时钟脉冲ERCLK2，在该触发器的数据端子D上，被输入来自延迟列DL1的各延迟级的、第1基准时钟脉冲ERCLK1的延迟信号120。在NOR逻辑电路的2个输入端上，分别被输入来自本级的触发器的输出Q和来自右邻的触发器的输出Q。
各触发器，当第2基准时钟脉冲ERCLK2跃迁时，若来自延迟级的输出已跃迁为1，则在输出Q输出值1，若没有跃迁为1，则在输出Q输出值0。
在对相位比较器阵列PCA的多个输入部中，如图4(a)所示，当第2基准时钟脉冲ERCLK2作为触发器的时钟脉冲进行跃迁时，信号已经从输入侧(图4(a)中的左侧)传播到某级数的位置而为1；在上述某级数的位置的后级，来自延迟级的输入尚未发生信号跃迁，因而为0。因此，与输出在第2基准时钟脉冲ERCLK2跃迁的时刻进行跃迁的第1基准时钟脉冲ERCLK1的延迟信号的延迟级对应的触发器的输出为1，其右邻的触发器的输出为0。因此，图4(a)中示出的相位比较级400，只有根据输出与第2基准时钟脉冲ERCLK2同步的延迟信号的延迟级的相位延迟级输出1，其他的相位延迟级输出0。
此外，图4(b)是相位比较器阵列PCA的变形例，可以在任意的时刻施加复位(中断)指令RESET，使所有的输出为0。这种复位，在相位同步电路中，可以在同步动作完成后、刚刚接通电源后、刚刚从中止状态起动后、系统复位等情况下执行。
说明分别控制位于图1中的第1循环延迟块101和第2循环延迟块112的输入部的选择器SEL1和选择器SEL2的选择控制电路SELCON1和选择控制电路SELCON2的控制。
选择控制电路SELCON1，控制选择器SEL1的输出，开始时将第1输入(选择器SEL1的上侧)和延迟列DL1连接。从第1输入向第2输入(选择器SEL1的下侧)的切换，在第1基准时钟脉冲ERCLK1通过选择器SEL1后进行。
另外，从第2输入向第1输入的切换，在完成了相位的同步时(即相位比较器阵列PCA输出了相位一致信号时)之后直到下一次输入第1基准时钟脉冲ERCLK1为止的期间中的任何时刻进行。
另外，选择控制电路SELCON2，控制选择器SEL2的输出，开始时将第1输入(选择器SEL2的下侧)和延迟列DL2连接。从第1输入向第2输入(选择器SEL2的上侧)的切换，在第2基准时钟脉冲ERCLK2通过选择器SEL2后进行。
进一步，从第2输入向第1输入的切换，在外部时钟脉冲ECLK在第2循环延迟块112中循环了由输出控制电路OS-CON控制的目标循环数之后、直到下一次输入外部时钟脉冲ECLK为止的期间中的任何时刻进行。
图5示出本发明的相位同步电路的另一种结构。代替图1中的相位比较器阵列PCA，具有一个相位比较器PC和从来自第1循环延迟块101的多个延迟输出选择1个延迟输出的选择器SEL3。选择器SEL3从多个延迟输出120中选择哪个输出，是由控制电路OS-CON所控制的。
相位比较器PC，相对于第2基准时钟脉冲ERCLK2，输出指示由选择器SEL3从多个延迟输出120中选择出的信号是否超前的信号(DN信号)、指示是否滞后的信号(UP信号)、和指示相位一致的信号(LOCK信号)中的任一个信号。由于相位比较器只有1个，目标循环数和目标级数的值，例如，从目标循环数0和目标级数0开始，每当对相位比较器PC输入第1基准时钟脉冲ERCLK1的延迟信号时就使目标级数加1。
当该目标级数达到了延迟列DL1的最终级数时，使目标循环数加1，再次使目标级数为0，每当再次输入第1基准时钟脉冲ERCLK1时就使目标级数加1。
当检测出相位一致时，将到此时为止第1基准时钟脉冲ERCLK1在第1循环延迟块101中循环了的次数即目标循环数和相位一致时的级数即目标级数通知给输出控制电路OS-CON。此外，目标循环数和目标级数并不限于上述的方法，例如也可以考虑用来自延迟列DL1的预定位置的信号504进行计测。
但是，这种通过逐次比较探索同步的级数的方法，在完成同步前需要很多的周期。因此，控制电路RS-CON可变地增减目标级数的控制。
图9示出这种可变级数控制的一种方式。图9是以延迟列DL1的级数为10的情况为例说明其动作的流程图。开始时将目标循环数TR和目标级数TS都初始化为0(S1)。
之后，实施阶段1、阶段2和阶段3这三个动作。阶段1进行目标循环数TR的控制。当相位比较器PC产生了DN信号时，使目标循环数TR加1(S2、S3)。在产生UP信号之前反复进行此动作。当产生了UP信号时，将目标循环数TR减1(S4)，确定目标循环数TR。
而且，此时将目标级数TS设定为预定的级数(在图9的例中为10级的一半即5级)(S4)。阶段2进行目标级数TS的控制。在将目标级数TS设定为5级之后，当相位比较器PC产生了UP信号时，使目标级数TS为加上3级后的8级，而目标循环数TR不变(S5、S6)。
另外，当相位比较器PC产生了DN信号时，使目标级数TS为减去3级后的2级，而目标循环数TR不变(S5、S7)。而当相位比较器PC产生了LOCK信号时，转入阶段3(S5、S8)。
在将目标级数TS设定为8级之后，当相位比较器PC产生了UP信号时，目标循环数TR不变，使目标级数TS为加上1级后的9级并转入阶段3(S9、S10、S8)。
另外，当相位比较器PC产生了DN信号时，使目标级数TS为减去1级后的7级，而目标循环数TR不变(S9、S11)。而当相位比较器PC产生了LOCK信号时，转入阶段3(S9、S8)。
进一步，在将目标级数TS设定为7级之后，当相位比较器PC产生了DN信号时，目标循环数TR不变，使目标级数TS为减去1级后的6级并转入阶段3(S12、S13、S8)。而当相位比较器PC产生了LOCK信号时，转入阶段3(S12、S8)。
而在将目标级数TS设定为2级之后，当相位比较器PC产生了UP信号时，目标循环数TR不变，使目标级数TS为加上1级后的3级(S14、S16)。
当相位比较器PC产生了DN信号时，目标循环数TR不变，使目标级数TS为减去1级后的1级并转入阶段3(S14、S15、S8)。而当相位比较器PC产生了LOCK信号时，转入阶段3(S13、S8)。进一步，在将目标级数TS设定为3级之后，当相位比较器PC产生了UP信号时，目标循环数TR不变，使目标级数TS为加上1级后的4级并转入阶段3(S17、S18、S8)。而当相位比较器PC产生了LOCK信号时，转入阶段3(S17、S8)。
最后，在阶段3中进行以下的动作控制。当相位比较器PC产生了UP信号时，使目标级数TS加上1级并再次检查相位的一致(S21、S20)，当产生了LOCK信号时，不作任何改变(S20)。
此外，当该目标级数TS为延迟列DL1的最终级数时，若相位比较器PC产生了UP信号，则使目标循环数TR加11，使目标级数TS为0并检查相位的一致。
而当目标级数TS为延迟列DL1的最小级数(0级)时，若相位比较器PC产生了DN信号，则使目标循环数TR减1，使目标级数TS为最大数，检查相位的一致。
此处，在阶段2中，使控制的级数按3、1的步距减小，但并不限定于该值。在该例中，若使控制的大小约为一半则会更快地收敛。
图6是在图1中示出的相位同步电路的输入部增加了脉冲生成电路PGC、时钟脉冲复原电路CRC、和补偿其延迟差的辅助延迟电路DDC。
脉冲生成电路PGC，改变外部时钟脉冲ECLK的“0”状态和“1”状态的占空比。典型地当外部时钟脉冲ECLK为占空比50％时，改变为比该占空比小的占空比(例如10％，或也可以不是比率而是固定时间宽度)。
由此，能够进行改变，以使外部时钟脉冲ECLK原来具有的“1”状态的时间进一步缩短。按照这种方式，当信号在第2循环延迟块112中循环时，可以生成远比循环1周所需的时间短的脉冲。因此，能够防止发生所有延迟级中的信号电平为“1”状态的信号在其后无法进行传输的情况。
这种使占空比减小了的时钟脉冲信号，由时钟脉冲复原电路CRC复原为原来的比率。进一步，通过在从外部时钟脉冲ECLK到内部时钟脉冲ICLK的路径上追加脉冲生成电路PGC和时钟脉冲复原电路CRC来产生固定的延迟，因此与不追加这些电路时相比可以减小在第1循环延迟块101中生成的延迟量。因此，考虑到这一点，追加了辅助延迟电路DDC，以便减去因追加电路而产生的固定的延迟量，计测出正确的目标循环数和目标级数。
图7示出对图5所示的相位同步电路同样地追加了脉冲生成电路PGC、时钟脉冲复原电路CRC、辅助延迟电路DDC的例子。图8(a)示出图6和图7所示的脉冲生成电路PGC的结构例。
本电路，将CMOS反相器803连接在延迟输入信号801的延迟列DL3上。由AND(“与”)元件805生成该CMOS反相器803的输出信号804和输入信号801的逻辑和，将其作为输出806。其次，本电路的动作如下所述。
即，当输入801最初为0时804是1的状态，因此输出为0。接着，当输入801跃迁为1时，AND逻辑的输出806因2个输入都为1而变为1。
但是，当经过了延迟列DL3的延迟量的时间时804跃迁为0，因此AND逻辑变为0，将其输出。即，生成将输出为1的时间取为延迟列DL3的信号通过时间的脉冲。延迟列DL3可以由任何延迟元件构成，另外，当然，CMOS反相器只要能生成反转逻辑可以是任何结构。例如，能够通过CMOS反相器的串联连接来构成延迟列DL3。
进一步，图8(b)示出时钟脉冲复原电路CRC的结构例。在信号上升时以短的时间输出信号、相反在信号下降时以长的延迟时间输出，因此延长脉冲宽度。通过改变延迟量的设定，可以控制脉冲宽度。选择器816，示出由CMOS复合门电路构成的例，但只要具有作为选择器的功能可以是任何结构。
图10是图1中示出的相位同步电路的时序图。假定第1基准时钟脉冲ERCLK1和第2基准时钟脉冲ERCLK2相差时钟脉冲的1周期T的1/4。
相位比较器阵列PCA，按照第2基准时钟脉冲ERCLK2的时序输出信号113，得到4级这样的结果，并将其作为目标级数TS。直到此时(输入了第2基准时钟脉冲ERCLK2时)的循环数由信号114进行计数，并将该循环数作为目标循环数TR。
在该例中，循环数为2周。输出控制电路OS-CON，根据信号113和信号114，传送目标级数TS为4级、目标循环数TR为2周这样的结果。当根据该结果使来自外部时钟脉冲ECLK输入的信号在循环延迟块112中循环了作为目标循环数的2周之后、在第3周在延迟列DL2中通过了目标级数的4级时，由输出控制电路OS-CON接收从该延迟列DL2的输出，进行将其作为与外部时钟脉冲ECLK具有1周期T的1/4的时间差的内部时钟脉冲ICLK来进行输出的控制。
图11是表示作为本发明的相位同步电路的应用例之一的DDR-SDRAM1101和LSI1102的连接关系的框图。DDR-SDRAM1101和LSI1102通过存储器接口1103连接，在存储器接口1103的内部具有用于控制读入DDR-SDRAM1101的数据用的相位的相位同步电路1104。LSI1102可以利用该相位同步电路1104可靠地读入DDR-SDRAM1101的数据。
以上的实施方式，是使用脉冲生成电路(PGC)并利用时钟脉冲的一个边沿进行相位同步时的方式。
以下，参照附图详细说明使用脉冲生成分配电路(PGDC1)并利用时钟脉冲的一个边沿、仅在循环延迟块112中生成1周期的整数倍延迟时的实施方式。
图12是对应于利用上述本发明的相位同步电路中的生成块115和具有与生成块115相同的结构的生成块116，仅在循环延迟部112中生成1周期的整数倍延迟并进行相位同步时的实施例的图。
即，具有如图12所示的将基准时钟脉冲(ERCLK1)作为2个输入中的1个输入的选择器102(SEL1)、将从选择器102输出的信号作为输入的延迟列103(DL1)，上述延迟列103的输出104，与上述选择器102的2个输入中的另1个输入连接。进而，上述选择器102，由选择控制电路105(SELCON1)选择将两个输入中的哪个输入信号输出。
进一步，本发明的同步电路，具有将基准时钟脉冲2(ERCLK2)和来自构成上述延迟列103(DL1)的延迟级的输出组的至少1个作为输入的相位比较器阵列106(PCA)，并将上述基准时钟脉冲2和来自上述输出组的输入之间的相位的比较结果输出到下述的生成块115、116的内部的输出信号控制电路107(OS-CON)。
另外，本发明的同步电路，为使内部时钟脉冲ICLK同步以使其与外部时钟脉冲ECLK保持一定的时间关系(与基准时钟脉冲1和基准时钟脉冲2的时间差相等的时间关系)，将外部时钟脉冲输入到脉冲生成分配电路(PGDC1)，将外部时钟脉冲ECLK的一个边沿变换为脉冲，而且将变换为脉冲后的信号分别按顺序分配给2个生成块115、116(ECLK1、ECLK2)，根据上述相位比较结果在各部件中将所分配的脉冲信号延迟，将各延迟信号(ICLK1、ICLK2)输入到时钟脉冲复原电路(CRC2)，在使时钟脉冲复原后作为内部时钟脉冲ICLK输出。
脉冲生成分配电路(PGDC1)内部的脉冲生成电路，改变外部输入时钟脉冲(ECLK)的0和1的状态的占空比。典型地在假定外部时钟脉冲(ECLK)为占空比50％时的情况下，改变为比该占空比小的占空比(例如10％)。由此，与外部时钟脉冲(ECLK)原来具有的1状态的时间相比，可以改变为时间更短的1状态。
按照这种方式，当信号在延迟循环部件112中循环时，可以生成远比1周的时间短的脉冲，例如，在先行的信号的上升跃迁再次返回到相同的位置之前，可以使该位置的信号返回到上升跃迁前的电平(即0)。可以防止发生如果没有返回到上升跃迁前的电平将导致所有位置上的信号电平为1的信号在其后不能进行传输的情况。
时钟脉冲复原电路，在这种使占空比从原先的外部输入波形的占空比(此处为50％)减小的情况下(此处为10％)，进行将其复原为原来的比率的动作。
以分配脉冲ECLK1和生成块115为例进行具体的说明。
在生成块115中具有将所输入的脉冲(ECLK1)作为2个输入中的1个输入的选择器108、将从选择器108输出的信号作为输入的延迟列109(DL2)，上述延迟列109的输出110，与上述选择器108的2个输入中的另1个输入连接。进而，上述选择器108，由选择控制电路111(SELCON2)确定将两个输入中的哪个信号输出。
进一步，输出信号控制电路107(OS-CON)，接收来自相位比较器阵列106(PCA)的表示相位比较结果的信号113和来自延迟列103的预定位置的信号114作为它的输入。
而且，输出信号控制电路107，选择从外部时钟脉冲所分配的脉冲(ECLK1)通过延迟列109并从多个部位输出的信号中的至少一个，输出该所选择出的信号。此外，上述延迟列103和延迟列109，由多个延迟级构成，这时，确定延迟列中的延迟级数，使得信号通过选择器102和延迟列103的时间比本同步电路中使用的2个基准时钟脉冲的时间差短。
其次，详细地说明上述结构的动作如下。
即，通过使基准时钟脉冲1(ECLK1)在由选择器102和延迟列103构成的循环延迟块101中通过多次、进一步在选择器102和延迟列103的内部的延迟级中通过一定的级数，来生成将基准时钟脉冲1(ECLK1)延迟了一定时间的信号。
接着，对于该延迟后的信号120和基准时钟脉冲2(ERCLK2)，由位于相位比较器阵列PCA的内部的多个相位比较器一起比较其时间的前后关系，当满足一定的条件时，各相位比较器判断为是相同相位，生成变为该相同相位时的关于循环延迟块101的信号通过循环数和从延迟列103输出的位置(级数)的信息(以下，称为目标循环数和目标级数)。
由此，可以使在循环延迟块101中通过多次(即目标循环数)、并进一步通过选择器102和延迟列内部的一定的延迟级数(即目标级数)时的总计延迟时间与2个基准时钟脉冲之间的时间差相等。然后，将按照这种方式确定的循环延迟块101的目标循环数和目标级数，传送到生成块115和生成块116各自的输出信号控制电路107(OS-CON)。
当说明生成块115的例时，输出信号控制电路107，当来自从外部时钟脉冲ECLK分配的脉冲(ECLK1)的信号在循环延迟块112中循环了目标循环数之后、在延迟列109中通过了目标级数时，进行控制以便将从该延迟列109的输出作为用于生成内部时钟脉冲ICLK的延迟信号(ICLK1)输出。在时钟脉冲复原电路(CRC2)中，接收来自生成块115和116的输出，将内部时钟脉冲ICLK复原并输出。
在相位比较器阵列106的内部，存在着多个相位比较器，各个相位比较器，比较来自位于延迟列103的内部的多个延迟级的每一个的输出和基准时钟脉冲2的信号跃迁时刻。
然后，将在两者最接近的时刻跃迁的来自延迟列103的输出级数确定为目标级数。同时，输出信号控制电路107，对到此时为止的循环延迟块101的信号通过次数进行计数，将其作为目标循环数存储或输出。
图13示出本发明的另一种相位同步电路的基本结构。即，其中，代替图12中的相位比较器阵列106(PCA)，具有一个相位比较器501(PC)。
而且，具有用于从来自循环延迟块101的多个延迟输出选择1个的选择器1301(SEL4)。选择器1301从上述多个延迟输出中选择哪个输出，由控制电路503(RS-CON)所控制。
相位比较器501，相对于基准时钟脉冲2，输出指示从上述多个延迟输出中选择出的信号的相位是超前、还是滞后的信号(若超前则为DN信号，若滞后则为UP信号)、和相位一致的信号(LOCK信号)。
由于相位比较器只有1个，因此目标循环数和目标级数的值逐次地操作。当由相位比较器检测出相位一致时，将利用来自延迟列103的预定位置的信号504计测出到此时为止基准时钟脉冲1在循环延迟块101中循环了多少次的结果即目标循环数，和相位一致时的目标级数通知给输出信号控制电路107。
但是，这种操作，在完成同步前需要基准时钟脉冲1的很多周期，因此其时间变长，存在与现有技术同样的问题。因此，在本发明中，控制电路503在其内部具有不是使目标级数的控制一级一级地增减而是可变地增减的可变级数控制电路505。该可变级数控制电路505已在上述实施例中示出。
图14(a)示出图15和图16所示的脉冲生成分配电路(PGDC1)内部的信号分配电路的实施例。
输入信号1401，与CMOS反相器1402及AND元件1405、1406的一个输入连接。由CMOS反相器1402反转后的输入信号，输入到触发器1403的时钟脉冲输入端。
触发器，当时钟脉冲输入的值从0跃迁为1时，将输出值更新。当输入信号1401从1跃迁为0时，CMOS反相器1402的输出、即触发器1403的时钟脉冲输入，从0跃迁为1。
这时，触发器1403的输出值被更新。触发器1403的输出，与CMOS反相器1404的输入和AND元件1406的另一个输入连接。
CMOS反相器1404的输出，与触发器1403的数据输入及AND元件1405的另一个输入连接。当输入1407的值从1跃迁为0时，触发器1403的输出值复位而变为0。这时，由于在反相器1404的输入端输入0，输出值变为1，因而在触发器1403的数据输入端输入1。
因此，每当输入1401的值从1跃迁为0时，触发器1403的输出值按0、1、0、1的顺序跃迁，并使AND元件1405、1406为可以与其对应地将输入1401输出的状态。
其次，本电路的动作如下所述。即，输入1407最初为1，当经过一定时间跃迁为0时，触发器1403的输出值复位为0。由此，CMOS反相器1404的输出值变为1，因而在触发器1403的数据输入及AND元件1405的一个输入端输入值1。
另外，由于在AND元件1406的一个输入端输入0，因此使与AND元件1406的另一个输入端连接的输入1401为不能输出的状态。而在AND元件1405的一个输入端输入1，使与另一端连接的输入1401为能够输出的状态。即，输入1401只从所连接的2个AND元件中的AND元件1405通过来进行输出。
接着，当输入1401的值从1跃迁为0时，将输入到触发器1403的数据输入端的值1输出，将其输入到CMOS反相器1404的输入端和AND元件1406的一个输入端。
因此，AND元件1406变为能够将输入1401输出的状态。而且，CMOS反相器1404的输出值为0，该值被输入到触发器1403的数据输入端和AND元件1405的一个输入端。即，输入1401只从所连接的2个AND元件中的AND元件1406通过来进行输出。
然后，当输入1401的值从1跃迁为0时，将输入到触发器1403的数据输入端的值0输出，将其输入到CMOS反相器1404的一个输入端和AND元件1406的一个输入端。
因此，CMOS反相器1404的输出变为1，AND元件1405变为能够将输入1401输出的状态。即，输入1401只从所连接的2个AND元件中的AND元件1405通过来进行输出。这样，依照输入1401，反复进行该一连串的动作，将输入1401依次分配到2个输出。
图14(b)示出时钟脉冲复原电路(CRC2)的实施例。
即，首先，由OR(“或”)元件1408接收2个输入并当输出的信号上升时以短的时间输出信号，与此相反，当信号下降时以长的延迟时间输出，由此可以延长脉冲宽度。
通过改变延迟量的设定，可以控制脉冲宽度。选择器816，此处示出由CMOS复合门电路构成的例，但只要具有作为选择器的功能则可以是任何结构。
这里，如将延迟级815选择为比外部时钟脉冲ECLK的占空比小的时间，则能够减小电平为1的状态的时间的比率，相反，如选择为与外部时钟脉冲ECLK的占空比相等程度的时间，则可以将窄脉冲宽度的输入改变为宽脉冲宽度。即，图12和图13中的时钟脉冲复原电路(CRC2)，可以按这种方式来实现。
以下，参照附图详细说明利用时钟脉冲的两侧边沿只在循环延迟块112中生成1周期的整数倍延迟时的实施方式。
图15是对应于利用上述本发明的相位同步电路中的生成块115和具有相同结构的生成块116、生成块117进行所有的相位范围内的相位同步时的实施例的图。
即，具有如图15所示的将基准时钟脉冲(ERCLK1)作为2个输入中的1个输入的选择器102(SEL1)、将从选择器102输出的信号作为输入的延迟列103(DL1)，上述延迟列103的输出104，与上述选择器102的2个输入中的另1个输入连接。进而，上述选择器102，由选择控制电路105(SELCON1)选择将两个输入中的哪个输入信号输出。
进一步，本发明的同步电路，具有将基准时钟脉冲2(ERCLK2)和来自构成上述延迟列103(DL1)的延迟级的输出组的至少1个作为输入的相位比较器阵列106(PCA)，并将上述基准时钟脉冲2和来自上述输出组的输入之间的相位的比较结果输出到下述的输出信号控制电路107(OS-CON)。
进一步，本发明的同步电路，为使内部时钟脉冲ICLK同步以使其与外部时钟脉冲ECLK保持一定的时间关系(与基准时钟脉冲1和基准时钟脉冲2的时间差相等的时间关系)，而将外部时钟脉冲输入到脉冲生成分配电路(PGDC2)，变换为脉冲，并将变换为脉冲后的信号分别按顺序分配给3个生成块115、116、117(ECLK1、ECLK2、ECLK3)，根据上述相位比较结果在各块中将所将分配的脉冲信号延迟，并将各延迟信号(ICLK1、ICLK2、ICLK3)输入到时钟脉冲复原电路(CRC2)，在使时钟脉冲复原后作为内部时钟脉冲ICLK输出。脉冲生成分配电路(PGDC2)内部的脉冲生成电路，使外部输入时钟脉冲(ECLK)的0、1状态的占空比发生改变。
典型地在假定外部时钟脉冲(ECLK)为占空比50％时的情况下，改变为比该占空比小的占空比(例如10％)。由此，与外部时钟脉冲(ECLK)原来具有的1状态的时间相比，能够改变为时间更短的1状态。
按照这种方式，当信号在延迟循环部件112中循环时，可以生成远比1周的时间短的脉冲，例如，在先行的信号的上升跃迁再次返回到相同的位置之前，可以使该位置的信号返回到上升跃迁前的电平(即0)。可以防止发生若没有返回到上升跃迁前的电平将使所有位置上的信号电平为1的信号在其后无法进行传输的情况。
而时钟脉冲复原电路(CRC3)，进行复原具有与外部输入时钟脉冲(ECLK)的占空比相同的占空比的时钟脉冲的动作。以分配脉冲ECLK1和生成块115为例进行具体的说明。
在生成块115中，具有将所输入的脉冲(ECLK1)作为2个输入中的1个输入的选择器108、将从选择器108输出的信号作为输入的延迟列109(DL2)，上述延迟列109的输出110，与上述选择器108的2个输入中的另1个输入连接。进而，上述选择器108，由选择控制电路111(SELCON2)确定将两个输入中的哪个信号输出。
进一步，输出信号控制电路107(OS-CON)，作为输入接收来自相位比较器阵列106(PCA)的表示相位比较结果的信号113和来自延迟列103的预定位置的信号114。
另外，输出信号控制电路107，选择从外部时钟脉冲分配的脉冲(ECLK1)通过延迟列109并从多个部位输出的信号中的至少一个，输出该所选择出的信号。
此外，上述延迟列103和延迟列109，由多个延迟级构成，这时，将延迟列中的延迟级数确定为使信号通过选择器102和延迟列103的时间比本同步电路中使用的2个基准时钟脉冲的时间差短。
其次，详细地说明上述结构的动作如下。
即，使基准时钟脉冲1(ECLK1)在由选择器102和延迟列103构成的循环延迟块101中通过多次、进而在选择器102和延迟列103的内部的延迟级中通过一定的级数，由此生成将基准时钟脉冲1(ECLK1)延迟了一定时间的信号。接着，对该延迟后的信号和基准时钟脉冲2(ERCLK2)，由位于相位比较器阵列PCA的内部的多个相位比较器一起比较其时间的前后关系，当各相位比较器在满足一定的条件的情况下判断为是相同相位时，生成变为该相同相位时的、关于循环延迟块101的信号通过循环数和从延迟列103输出的位置(级数)的信息(以下，称为“目标循环数”和“目标级数”)。
由此，可以使在循环延迟块101中通过多次(即目标循环数)、进而通过选择器102和延迟列内部的一定的延迟级数(即目标级数)时的总计的延迟时间与2个基准时钟脉冲之间的时间差相等。
然后，将按照这种方式确定的循环延迟块101的目标循环数和目标级数，传送到生成块115、116、117的各自的输出信号控制电路107(OS-CON)。说明生成块115的例子，则输出信号控制电路107，当来自从外部时钟脉冲ECLK分配的脉冲(ECLK1)的信号在循环延迟块112中循环了目标循环数之后、在延迟列109中通过了目标级数时，进行控制以便将从该延迟列109的输出作为用于生成内部时钟脉冲ICLK的延迟信号(ICLK1)进行输出。
在时钟脉冲复原电路(CRC3)中，接收来自生成块115、116、117的输出，将内部时钟脉冲ICLK复原并输出。在相位比较器阵列106的内部，存在着多个相位比较器，各个相位比较器，比较来自位于延迟列103的内部的多个延迟级的每一个的输出和基准时钟脉冲2的信号跃迁时刻。
然后，将在两者最接近的时刻跃迁的延迟列103的输出级数确定为目标级数。同时，输出控制电路107，对到此时为止的循环延迟块101的信号通过次数进行计数，将其作为目标循环数存储或输出。
图16示出本发明的另一种相位同步电路的基本结构。即，其中，代替图15中的相位比较器阵列106(PCA)，具有一个相位比较器501(PC)。
具有用于从来自循环延迟块101的多个延迟输出选择1个的选择器1601(SEL5)。选择器1601从上述多个延迟输出中选择哪个输出，由控制电路503(RS-CON)所控制。
相位比较器501，相对于基准时钟脉冲2，输出指示从上述多个延迟输出中选择出的信号的相位是超前、还是滞后的信号(如超前则为DN信号，如滞后则为UP信号)、和相位一致的信号(LOCK信号)。
由于相位比较器只有1个，因此目标循环数和目标级数的值逐次地操作。当由相位比较器检测出相位一致时，将利用来自延迟列103的预定位置的信号504计测的到此时为止基准时钟脉冲1在循环延迟块101中循环了多少次的结果即目标循环数和相位一致时的目标级数通知给输出控制电路107。
但是，这种操作，在完成同步前需要基准时钟脉冲1的很多的周期，因此其时间太长，存在与现有技术同样的问题。因此，在本发明中，控制电路503在其内部具有不是使目标级数的控制1个1个地增减而是可变地增减的可变级数控制电路505。该可变级数控制电路505已在上述实施例中示出。
图17(a)示出图15和图16所示的脉冲生成分配电路(PGDC2)内部的脉冲生成电路的实施例。输入信号1701由延迟级1702(DL)延迟，由EXOR(“异或”)元件1704生成其输出1703和输入1701的EXOR逻辑并作为输出1705。
其次，本电路的动作如下所述。
即，输入1701最初为0时1703是0状态，因此输出为0。接着，当输入1701跃迁为1时，EXOR逻辑的输出1705因两个输入为0和1而变为1。但是，当经过了延迟级的时间时1703跃迁为1，因此EXOR逻辑变为0，将其输出。
即，可知输出为1的时间变为延迟级的信号通过时间并生成脉冲。此外，上述延迟级当然可以是任何延迟元件。
图17(b)示出由CMOS反相器构成了延迟级的例。
图17(c)示出图15和图16所示的时钟脉冲复原电路(CRC3)的实施例。
由OR元件1717生成3个输入脉冲信号1714、1715及1716的OR逻辑并作为输出1718。该生成信号1718输入到触发器1719的时钟脉冲输入端，由该触发器1719分频后，生成输出1720。其次，本电路的动作如下所述。即，输入1721最初为1，当经过一定时间跃迁为0时，触发器1719的输出、即输出1720被复位为0。
另外，触发器1719的输出与CMOS反相器1722连接，其输出为触发器1719的数据输入。即，当输出1720复位为0时，由CMOS反相器1722对触发器的数据输入端输入1。
输入脉冲信号1714、1715及1716最初为0时，输出1718为0，触发器的输出不变。有时，如该3个输入脉冲信号1714、1715及1716的任一者跃迁为1，则OR逻辑的值从0跃迁为1，将其输出。
这时，触发器1719的输出为0，当在数据输入端输入1时，输出值1720从0跃迁为1，并保存该值。CMOS反相器1722，从1跃迁为0，对触发器1719的数据输入端输入0。
接着，当OR逻辑的输出1718为0状态时，如该3个输入脉冲信号1714、1715及1716的任一个跃迁为1，则OR逻辑的值从0跃迁为1，将其输入到触发器1719的数据输入端，输出1720的值，从1跃迁为0，保存该值。
即，当输入到触发器1719的时钟脉冲输入端的值从0跃迁为1时，触发器1719的输出1720的值从0跃迁为1、或从1跃迁为0。就是说，可知已将时钟脉冲从输入脉冲复原。
图17(d)示出图15和图16所示的脉冲生成分配电路(PGDC2)内部的信号分配电路的实施例。
输入信号1722，与CMOS反相器1723和AND元件17127、1728、1729的一个输入端连接。由CMOS反相器1723反转后的输入信号，输入到触发器1724和1725的时钟脉冲输入端。
触发器，当时钟脉冲输入的值从0跃迁为1时，将输出值更新。当输入信号1722从1跃迁为0时，CMOS反相器1723的输出、即触发器1724和1725的时钟脉冲输入，从0跃迁为1。
这时，触发器1724和1725的输出值被更新。触发器1724的输出。与触发器1725的数据输入端、NOR元件1726的一个输入端、及AND元件1728的另一个输入端连接。
触发器1725的输出，与NOR元件1726的另一个输入端和AND元件1729的另一个输入端连接。NOR元件1726的输出，与触发器1724的数据输入端、AND元件1727的另一个输入端连接。
当从外部输入的复位信号等的输入1730的值从1跃迁为0时，触发器1724和1725的输出值变为0。这时，由于对NOR元件1726的2个输入端输入0，所以输出值为1，并将1输入到触发器1724的数据输入端。该值1，每当输入1722的值从1跃迁为0时，按顺序转为触发器1724的输出、触发器1725的输出，与其对应地使AND元件1727、1728、1729变为能够将输入1722输出的状态。
其次，本电路的动作如下所述。
即，输入1730最初为1，当经过一定时间跃迁为0时，触发器1724和触发器1725的输出值复位为0。由此，NOR元件1726的输出值变为1，因而在触发器1724的数据输入端和AND元件1727的一个输入端输入1的值。
另外，由于在AND元件1728和1729的一个输入端输入0，使与AND元件1728、1729的另一个输入端所连接的输入1722为不能输出的状态。而在AND元件1727的一个输入端输入1，使与另一端连接的输入1722为能够输出的状态。即，输入1722只从所连接的3个AND元件中的AND元件1727通过来进行输出。
接着，当输入1722的值从1跃迁为0时，将输入到触发器1724的数据输入端的值1输出，并输入到触发器1725的数据输入端、NOR元件1726的一个输入端、以及AND元件1728的一个输入端。
由于对其中一个触发器1725的数据输入端输入了0，输出值保持原来的0不变。由此，AND元件1728变为能够以将输入1722输出的状态。而且，NOR元件1726的输出值变为0，该值输入到触发器1724的数据输入端和AND元件1727的一个输入端。
即，输入1722只从所连接的3个AND元件中的AND元件1728通过来进行输出。然后，当输入1722的值从1跃迁为0时，将输入到触发器1724的数据输入端的值0输出，并输入到触发器1725的数据输入端、NOR元件1726的一个输入端、以及AND元件1728的一个输入端。而由于对触发器1725的数据输入端输入了1，所以在输出端输出值1，将该值输入到NOR元件1726的另一个输入端和AND元件1729的一个输入端。
因此，AND元件1729变为能够将输入1722输出的状态。而且，NOR元件1726的输出值保持原来的0不变。即，输入1722只从所连接的3个AND元件中的AND元件1729通过来进行输出。
接着，当输入1722的值从1跃迁为0时，将输入到触发器1724的数据输入端的值0输出，并输入到触发器1725的数据输入端、NOR元件1726的一个输入端、以及AND元件1728的一个输入端。
而由于对触发器1725的数据输入端也输入了0，所以在输出端输出值0，并将该值输入到NOR元件1726的另一个输入端和AND元件1729的一个输入端。
因此，NOR元件1726的输出变为1，AND元件1727变为能够将输入1722输出的状态。即，输入1722只从所连接的3个AND元件中的AND元件1727通过来进行输出。这样，根据输入1722，反复进行该一连串的动作，将输入1722按顺序分配到3个输出。
图18是图15中示出的相位同步电路的时序图。假定基准时钟脉冲1(ERCLK1)和基准时钟脉冲2(ERCLK2)的时间差相差时钟脉冲的1周期T的3/4。相位比较器阵列106(PCA)，按照基准时钟脉冲2(ERCLK2)的时序向生成块115、116及117输出信号113，得到5级的结果，将其作为目标级数。直到此时(输入了ERCLK2时)为止的循环数由信号114计数，将该循环数作为目标循环数。
此处，循环数为5周。各生成块115、116及117内部的输出信号控制电路107(OS-CON)，根据信号113和信号114，传送目标级数为5级、目标循环数为5周的结果。
当基于该结果使由脉冲生成分配电路(PGDC2)从外部时钟脉冲ECLK生成的ECLK1、ECLK2及ECLK3的信号在各生成块内部的循环延迟块112中循环了目标循环数的5周后、在第6周在延迟列109中通过了目标级数的5级时，由输出信号控制电路107(OS-CON)接收从该延迟列109的输出，并输出ECLK1、ECLK2及ECLK3的延迟信号ICLK1、ICLK2及ICLK3。将该3个输出ICLK1、ICLK2及ICLK3输入到时钟脉冲复原电路(CRC3)，时钟脉冲被复原，最后作为与外部时钟脉冲ECLK具有1周期T的3/4的时间差的内部时钟脉冲ICLK输出。
图19中示出图15所示的相位同步电路的延迟列的配置例。图19(a)示出构成延迟列的单元配置，图19(b)示出对各延迟列供给电源的电源线的配置。单元延迟列DL11相当于图15的延迟列103、延迟列DL21～23相当于各生成块115～117的延迟列109。延迟列DL由延迟元件DE构成。在图中以单元图像表示。例如，延迟元件DE能够由多个NAND电路的单元构成。延迟列DL11，由多个延迟元件DE1延迟列DE1～DE6构成，图中虽未示出，但延迟元件的信号依次交接给后级的延迟元件。即，构成为将延迟元件DE1的输出输入到延迟元件DE2、将延迟元件DE2的输出输入到延迟元件DE3，来生成延迟信号。这种结构在延迟列DL21～23中也同样。另外，与延迟列DL21～23邻接地设有寄存电路R。寄存电路R，指示已同步的延迟级，从中取出已同步的延迟信号。此外，图19是以与延迟列相关的部分的布局为中心示出的，在其周围或延迟列DL11和延迟列DL21之间配置控制电路等。
另外，在图19(b)中，用实线表示电源线VDD，用虚线表示电源线VSS。电源线按网格状配置，沿X方向延伸的是第1层布线，沿Y方向延伸的是用于强化电源的第2层布线。
这样，延迟列DL11、DL21～DL23最好配置成使各延迟元件DE在X方向上一致。这是由于各延迟元件的延迟量受延迟元件间的布线电容的影响的缘故。为使各延迟元件的延迟量相等，最好使连接延迟元件间的布线长度(电气长度)相等。因此，配置成使各延迟元件的X方向的位置一致。进一步，在图19的布局中，为强化对各延迟元件的电源，在延迟元件之间配置有第2层布线。由此，能够将延迟列动作时的电源电压下降的影响限制在最小限度。此外，图19的例，示出在所有的延迟元件之间配置了第2层布线的例，但例如也可以按多个延迟元件的每一个配置。在这种情况下，当然能够压缩延迟元件间的配置，但即使是在这种情况下也必须将布线布局成使延迟元件间的布线长度相等，以使延迟元件的延迟量不变。
以上，根据实施方式具体地说明了由本发明人完成的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内当然可以进行各种变更。
本发明适用于在微处理器或信号处理器等各种半导体集成电路装置、易失性/非易失性存储器等各种存储器或存储卡等中使用的相位同步电路的低功耗化和小型化的技术。
权利要求
1.一种相位同步电路，其特征在于包括第1延迟列；第1选择器，将第1基准时钟脉冲和上述第1延迟列的输出中的任一者有选择地输入到上述第1延迟列；多个相位比较器，进行上述第1延迟列中所包含的各延迟级与第2基准时钟脉冲的相位比较；第2延迟列；第2选择器，将外部时钟脉冲和上述第2延迟列的输出中的任一者有选择地输入到上述第2延迟列；以及输出控制电路，将从上述第2延迟列的各延迟级输出的输出作为内部时钟脉冲有选择地进行输出，上述输出控制电路，掌握使由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲同步所需的上述第1延迟列的循环数和延迟级数，将由上述第2延迟列产生的、根据上述所掌握的循环数和延迟级数的上述外部时钟脉冲的延迟信号作为上述内部时钟脉冲输出。
2.根据权利要求1所述的相位同步电路，其特征在于包括脉冲发生电路，改变上述第1基准时钟脉冲的占空比，输入到上述第2选择器；时钟脉冲复原电路，改变上述输出控制电路的输出的占空比，作为上述内部时钟脉冲输出；以及延迟电路，将上述外部时钟脉冲延迟预定时间，输入到上述第1选择器，由上述延迟电路产生的延迟时间，等于上述脉冲发生电路和上述时钟脉冲复原电路的延迟时间。
3.根据权利要求1所述的相位同步电路，其特征在于上述第1延迟列和上述第2延迟列中所包含的各延迟级的延迟时间，以与上述相位同步电路容许的最高频率对应的精度设定。
4.根据权利要求1所述的相位同步电路，其特征在于上述第1基准时钟脉冲和上述第2基准时钟脉冲相同。
5.一种相位同步电路，其特征在于包括第1延迟列；第1选择器，将第1基准时钟脉冲和上述第1延迟列的输出的任一者有选择地输入到上述第1延迟列；多个相位比较器，进行由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲的相位比较；延迟控制电路，控制输入到上述相位比较器的延迟信号的延迟量；第2延迟列；第2选择器，将外部时钟脉冲和上述第2延迟列的输出中的任一者有选择地输入到上述第2延迟列；以及输出控制电路，将从上述第2延迟列的各延迟级输出的输出作为内部时钟脉冲有选择地进行输出，上述输出控制电路，掌握使由上述第1延迟列产生的上述第1基准时钟脉冲的延迟信号与上述第2基准时钟脉冲同步所需的上述第1延迟列的循环数和延迟级数，将由上述第2延迟列产生的、根据上述已掌握的循环数和延迟级数的上述外部时钟脉冲的延迟信号作为上述内部时钟脉冲输出，上述延迟控制电路，可变地控制输入到上述相位比较器的延迟信号的延迟量。
6.根据权利要求5所述的相位同步电路，其特征在于包括脉冲发生电路，改变上述第1基准时钟脉冲的占空比，输入到上述第2选择器；时钟脉冲复原电路，改变上述输出控制电路的输出的占空比，作为上述内部时钟脉冲输出；以及延迟电路，将上述外部时钟脉冲延迟预定时间，输入到上述第1选择器；由上述延迟电路产生的延迟时间，等于上述脉冲发生电路和上述时钟脉冲复原电路的延迟时间。
7.根据权利要求5所述的相位同步电路，其特征在于上述第1延迟列和上述第2延迟列中所包含的各延迟级的延迟时间，以与上述相位同步电路容许的最高频率对应的精度设定。
8.根据权利要求5所述的相位同步电路，其特征在于上述第1基准时钟脉冲和上述第2基准时钟脉冲相同。
9.一种相位同步电路，其特征在于，包括第1选择器、第2选择器、第3选择器、第1延迟列、第2延迟列、第3延迟列、第1选择控制电路、第2选择控制电路、第3选择控制电路、分配电路、合成电路、相位比较器阵列、第1输出控制电路、以及第2输出控制电路，其中上述第1选择器，在它的2个输入端中的1个输入端输入第1基准时钟脉冲，它的另一个输入端与上述第1延迟列的输出连接，上述第1选择器输出2个输入端中的哪一者的信号，由上述第1选择控制电路选择；上述第1延迟列，它的输入端与上述第1选择器的输出连接，它的输出端与上述第1选择器的2个输入端中的一个输入端连接；上述相位比较器阵列，接收第2基准时钟脉冲和来自构成上述第1延迟列的延迟级的输出组，将这2个输入之间的相位的比较结果输出到上述输出信号控制电路；上述分配电路，将外部时钟脉冲分配并输出到上述第2选择器和上述第3选择器；上述第2选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一者，它的另一个输入端与上述第2延迟列的输出连接，上述第2选择器输出2个输入端中的哪一者的信号，由上述第2选择控制电路选择；上述第2延迟列，它的输入端与上述第2选择器的输出连接，它的输出端与上述第2选择器的2个输入端中的一个输入端连接；上述第1输出信号控制电路，利用来自上述相位比较器阵列的比较结果，选择上述第2延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第2选择器和上述第2延迟列中循环了多次后将该所选择的信号输出；上述第3选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的另一个，它的另一个输入端与上述第3延迟列的输出连接，上述第3选择器输出2个输入端中的哪一者的信号，由上述第3选择控制电路选择；上述第3延迟列，它的输入与上述第3选择器的输出连接，它的输出端与上述第3选择器的2个输入端中的一个输入端连接；上述第2输出信号控制电路，利用来自上述相位比较器阵列的比较结果，选择上述第3延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第3选择器和上述第3延迟列中循环了多次后将该所选择的信号输出；上述合成电路，将各个输出合成并输出。
10.根据权利要求9所述的相位同步电路，其特征在于上述第1基准时钟脉冲、上述第2基准时钟脉冲、以及外部时钟脉冲都是相同的。
11.一种相位同步电路，其特征在于，包括第1选择器、第2选择器、第3选择器第4选择器、第1延迟列、第2延迟列、第3延迟列、第1选择控制电路、第2选择控制电路、第3选择控制电路、第4选择控制电路、分配电路、合成电路、相位比较器、级数控制电路、以及输出控制电路，其中上述第1选择器，在它的2个输入端中的1个输入端输入第1基准时钟脉冲，它的另一个输入端与上述第1延迟列的输出连接，上述第1选择器输出2个输入端中的哪一者的信号，由上述第1选择控制电路选择；上述第1延迟列，它的输入端与上述第1选择器的输出连接，它的输出端与上述第1选择器的2个输入端中的一个输入端连接；上述第4选择器，依照来自上述级数控制电路的信号，选择来自上述第1延迟列的多个输出中的1个，将其输出到上述相位比较器；上述相位比较器，接收第2基准时钟脉冲和来自构成上述第1延迟列的延迟级的输出组，将这2个输入之间的相位的比较结果输出到上述输出信号控制电路；上述级数控制电路，具有这样的结构，即当基于来自上述相位比较器的比较结果改变上述第4选择器的多个输出中的一个时，对选择级数的位置进行控制，以使得可以改变某个周期中的选择级数位置与接在其后的周期中的选择位置的级数差的机构；上述分配电路，将外部时钟脉冲分配并输出到上述第2选择器和上述第3选择器；上述第2选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一者，它的另一个输入端与上述第2延迟列的输出连接，上述第2选择器输出2个输入端中的哪一者的信号，由上述第2选择控制电路选择；上述第2延迟列，它的输入端与上述第2选择器的输出连接，它的输出端与上述第2选择器的2个输入端中的一个输入端连接；上述输出信号控制电路，利用来自上述相位比较器的比较结果，选择上述第2延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第2选择器和上述第2延迟列中循环了多次后将该所选择出的信号输出；上述第3选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的另一者，它的另一个输入端与上述第3延迟列的输出连接，上述第3选择器输出2个输入端中的哪一者的信号，由上述第3选择控制电路选择；上述第3延迟列，它的输入端与上述第3选择器的输出连接，它的输出端与上述第3选择器的2个输入端中的一个输入端连接；上述输出信号控制电路，利用来自上述相位比较器的比较结果，选择上述第3延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第3选择器和上述第3延迟列中循环了多次后将该所选择出的信号输出；上述合成电路，将各个输出合成并输出。
12.根据权利要求11所述的相位同步电路，其特征在于上述第1基准时钟脉冲、上述第2基准时钟脉冲、以及外部时钟脉冲都是相同的。
13.一种相位同步电路，其特征在于，包括第1选择器、第2选择器、第3选择器、第4选择器、第1延迟列、第2延迟列、第3延迟列、第4延迟列、第1选择控制电路、第2选择控制电路、第3选择控制电路、第4选择控制电路、分配电路、合成电路、相位比较器阵列、第1输出控制电路、第2输出控制电路、以及第3输出控制电路，其中上述第1选择器，在它的2个输入端中的1个输入端输入第1基准时钟脉冲，它的另一个输入端与上述第1延迟列的输出连接，上述第1选择器输出2个输入端中的哪一者的信号，由上述第1选择控制电路选择；上述第1延迟列，它的输入端与上述第1选择器的输出连接，它的输出端与上述第1选择器的2个输入端中的一个输入端连接；上述相位比较器阵列，接收第2基准时钟脉冲和来自构成上述第1延迟列的延迟级的输出组，将这2个输入之间的相位的比较结果输出到上述输出信号控制电路；上述分配电路，将外部时钟脉冲分配并输出到上述第2选择器、上述第3选择器及上述第4选择器；上述第2选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一个，它的另一个输入端与上述第2延迟列的输出连接，上述第2选择器输出2个输入端中的哪一者的信号，由上述第2选择控制电路选择；上述第2延迟列，它的输入端与上述第2选择器的输出连接，它的输出端与上述第2选择器的2个输入端中的一个输入端连接；上述第1输出信号控制电路，利用来自上述相位比较器阵列的比较结果，选择上述第2延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第2选择器和上述第2延迟列中循环了多次后将该所选择出的信号输出；上述第3选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一个，它的另一个输入端与上述第3延迟列的输出连接，上述第3选择器输出2个输入端中的哪一者的信号，由上述第3选择控制电路选择；上述第3延迟列，它的输入端与上述第3选择器的输出连接，它的输出端与上述第3选择器的2个输入端中的一个输入端连接；上述第2输出信号控制电路，利用来自上述相位比较器阵列的比较结果，选择上述第3延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第3选择器和上述第3延迟列中循环了多次后将该所选择出的信号输出；上述第4选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的另一个，它的另一个输入端与上述第4延迟列的输出连接，上述第4选择器输出2个输入端中的哪一者的信号，由上述第4选择控制电路选择；上述第4延迟列，它的输入端与上述第4选择器的输出连接，它的输出端与上述第4选择器的2个输入端中的一个输入端连接；上述第3输出信号控制电路，利用来自上述相位比较器阵列的比较结果，选择上述第4延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第4选择器和上述第4延迟列中循环了多次后将该所选择出的信号输出；上述合成电路，将各个输出合成并输出。
14.根据权利要求13所述的相位同步电路，其特征在于上述第1基准时钟脉冲、上述第2基准时钟脉冲、以及外部时钟脉冲都是相同的。
15.一种相位同步电路，其特征在于包括第1选择器、第2选择器、第3选择器、第4选择器、第5选择器、第1延迟列、第2延迟列、第3延迟列、第4延迟列、第1选择控制电路、第2选择控制电路、第3选择控制电路、第4选择控制电路、第5选择控制电路、分配电路、合成电路、相位比较器、级数控制电路、以及输出控制电路，其中上述第1选择器，在它的2个输入端中的1个输入端输入第1基准时钟脉冲，它的另一个输入端与上述第1延迟列的输出连接，上述第1选择器输出2个输入端中的哪一者的信号，由上述第1选择控制电路选择；上述第1延迟列，它的输入端与上述第1选择器的输出连接，它的输出端与上述第1选择器的2个输入端中的一个输入端连接；上述第5选择器，根据来自上述级数控制电路的信号，选择上述第1延迟列的多个输出中的1个并将其输出到上述相位比较器；上述相位比较器，接收第2基准时钟脉冲和来自构成上述第1延迟列的延迟级的输出组，将这2个输入之间的相位的比较结果输出到上述输出信号控制电路；上述级数控制电路，具有这样的机构，即当根据来自上述相位比较器的比较结果改变上述第5选择器的多个输出中的一个时，对选择级数的位置进行控制，以使得可以改变某个周期中的选择级数位置与接在其后的周期中的选择位置的级数差的机构；上述分配电路，将外部时钟脉冲分配并输出到上述第2选择器、上述第3选择器及上述第4选择器；上述第2选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一个，它的另一个输入端与上述第2延迟列的输出连接，输出2个输入端中的哪一者的信号，由上述第2选择控制电路选择；上述第2延迟列，它的输入端与上述第2选择器的输出连接，它的输出端与上述第2选择器的2个输入端中的一个输入端连接；上述输出信号控制电路，利用来自上述相位比较器的比较结果，选择上述第2延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第2选择器和上述第2延迟列中循环了多次后将该所选择出的信号输出；上述第3选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的一个，它的另一个输入端与上述第3延迟列的输出连接，输出2个输入端中的哪一者的信号，由上述第3选择控制电路选择；上述第3延迟列，它的输入端与上述第3选择器的输出连接，它的输出端与上述第3选择器的2个输入端中的一个输入端连接；上述输出信号控制电路，利用来自上述相位比较器的比较结果，选择上述第3延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第3选择器和上述第3延迟列中循环了多次后将该所选择出的信号输出；上述第4选择器，在它的2个输入端的一个输入端输入所分配的外部时钟脉冲的另一个，它的另一个输入端与上述第4延迟列的输出连接，上述第4选择器输出2个输入端中的哪一者的信号，由上述第4选择控制电路选择；上述第4延迟列，它的输入端与上述第4选择器的输出连接，它的输出端与上述第4选择器的2个输入端中的一个输入端连接；上述输出信号控制电路，利用来自上述相位比较器的比较结果，选择上述第4延迟列的输出中的至少一个，在使所分配的外部时钟脉冲在上述第4选择器和上述第4延迟列中循环了多次后将该所选择出的信号输出；上述合成电路，将各个输出合成并输出。
16.根据权利要求15所述的相位同步电路，其特征在于上述第1基准时钟脉冲、上述第2基准时钟脉冲、以及外部时钟脉冲都是相同的。
全文摘要
能够使外部时钟脉冲在由选择器和短的延迟列构成的延迟循环部件中循环，生成在低频动作时进行同步所需的长延迟时间，来应对宽频率范围。而且，并列地配置多个相位比较器，在一起比较相位、或逐次比较相位时都使延迟量可变，由此能够在短时间内完成相位同步。
文档编号H03L7/081GK1977487SQ20058002130
公开日2007年6月6日 申请日期2005年7月15日 优先权日2004年8月19日
发明者中谷浩晃, 佐佐木靖彦 申请人:株式会社瑞萨科技