专利名称：一种数字时分交换系统的制作方法
技术领域：
本发明涉及程控数字交换技术领域，尤其是涉及一种数字时分交换系统。
背景技术：
目前，国内外的时分交换系统一般采用如图1所示的结构。参照图1，该系统包括四个主要单元串并转换单元11、数据存储单元12、接续存储单元13和并串转换单元14。串并转换单元将输入的串行码流以时隙为单位，转换成8比特宽的并行数据；经串并转换单元转换后得到的并行数据按照顺序写入数据存储单元；在接续存储单元的内容控制下，数据存储单元的并行数据被读出，传送给并串转换单元，完成时隙数据交换；并串转换单元对并行数据进行转换，组成串行码流输出。
在早期，由于交换芯片受存储单元的限制，导致单片芯片的交换容量较小，如2K×2K。于是，出现采用构建正方形矩阵来实现大容量的无阻塞交换的交换系统，但是该系统需要交换芯片的数量呈n2增长，导致单板面积快速增大。比如，采用2K×2K的交换芯片来实现8K×8K交换网，需要用16片芯片构建4×4的正方形矩阵。
近来，随着芯片制造工艺的不断进步，在芯片内可集成的存储单元越来越多，可以实现大的交换容量。但是，由于数据量的增加，对存储单元的访问频率不断上升，当时钟频率到达极限时，交换容量就不能再增加了。例如实现一个交换容量为32,768×32,768交换系统，数据存储单元和接续存储单元的读、写时钟频率为32.768×64/8＝262.144MHz，该频率的时钟很难在芯片或单板上实现。如果想进一步增加交换容量，就必须采用其他的存储结构。
在复杂的交换系统中，存在不同速率的串行码流需要进行交换，因此要求交换系统的容量是可配置的，即可以对不同速率的输入串行数据进行处理。早期只需要对单一速率的数据进行交换，比如输入和输出串行码流的速率统一都是8.192Mbps或16.384Mbps；而现在的交换系统需要能够对多种速率的输入串行码流进行处理，并且输入和输出的速率可以不同，比如输入和输出各有64路串行码流，其中32路输入和输出用于传送16.384Mbps的数据，另32路输入和输出传送32.768Mbps的数据，或者输入64路16.384Mbps数据，而输出32路32.768Mbps数据。
随着数据通信的发展，时分交换系统不只支持单纯的话音业务，还要支持数据业务，即n×64Kbps的数据交换，因此需要保证交换数据输出的帧一致性，即同一帧输入的数据在交换后仍然在同一帧中。
现在有两种方法实现大容量的数字时分交换。一种是采用数据存储单元压缩矩阵的方法，该技术将n组8比特数据合并组成n×8比特的数据后存储到n个存储单元，并且采用n个控制存储单元控制数据的读出。该技术还提出采用上、下两区的存储结构存储两帧数据，在任意时刻写数据和读数据在不同的区，以保证交换输出数据的帧一致性。
但是，该技术在实现时，数据存储单元压缩矩阵排列成1×n的矩阵形式，即有n个双端口RAM(Random Access Memory，随机存取存储器)，每个RAM的存储宽度为n×8比特。该方式要求每路输入HW(Highway，母线)的速率均相同，不能对不同速率的数据进行交换；当各输入HW线的速率不同时，各输入HW线的速率之间必须有倍数关系才能进行交换处理，并导致控制方法更加复杂，从而不能灵活应对复杂的交换需求。该方法提出的采用上区和下区存储两帧数据来保证帧一致性的方法在实现时存在困难，按照该方法，必须严格地执行写一个区读另外一个区，如果读写在同一个区则无法保证帧一致性。在交换系统中，要求统一的帧边界，即输入数据和输出数据的帧边界必须相同。输入的一帧数据在帧边界之后的几个时钟周期开始写入存储单元，而输出的一帧数据在帧边界之前的几个时钟周期开始从存储单元中读出，而采用该方法很难保证写操作和读操作完全工作在两个不同的区。
另一种是采用m帧转1帧的交换系统，该技术将m帧数据中相同位置的时隙合并成m×8比特的并行数据存入数据存储单元，数据经过控制读出后，再将1帧数据转换成m帧数据。
当采用m帧转1帧的交换系统时，该技术虽然能够减小数据存储单元的面积，但是m帧转1帧和1帧转m帧消耗大量的存储资源，导致实际上存储资源的总量会增加。而且，该技术会导致交换延时的增加，从而使话音的交换延迟变大。
发明内容
本发明的目的是提供一种数字时分交换系统，进一步增加交换容量，解决现有技术中不能够对多种速率的串行码流进行处理的缺陷。
为实现上述目的，本发明提供一种数字时分交换系统，包括串并转换单元、数据存储单元、接续存储单元和并串转换单元，其中；所述串并转换单元共有n个，n为自然数，每个串并转换单元将一组输入串行数据码流转换为一路并行数据，发送给数据存储单元；所述数据存储单元共有n个，存储所述并行数据，其中每个数据存储单元包括n个数据存储子单元；所述接续存储单元共有n个，每个接续存储单元控制读出一个数据存储单元的并行数据；所述并串转换单元共有n个，每个并串转换单元将从数据存储单元读出的一组并行数据转换为一组串行码流。
按照本发明的一个方面，每路并行数据存储在n个数据存储单元的对应数据存储子单元中。
按照本发明的另一个方面，数据存储子单元存储每路并行数据的3帧数据。
按照本发明的再一个方面，经并串转换单元转换的每组串行码流包括m条串行数据码流，m为自然数。
按照本发明的再一个方面，所述n的取值为n＝2k，k为自然数。
按照本发明的再一个方面，所述m的取值为m＝2j，j为自然数。
与现有技术相比，本发明具有以下优点本发明采用n个独立的存储单元存储数据的交换技术，使系统工作频率为传统交换系统的1/n，更容易增加交换容量。
而且，本发明将输入和输出串行码流都分成n组，每组可以独立工作在不同速率。
进一步，数据存储单元采用存储三帧数据的结构，可以保证数据的帧一致性，提高数据交换的可靠性。
另外，本发明没有消耗存储资源的m帧转1帧和1帧转m帧的过程，不会增加交换延时。
图1是现有技术的数字时分交换系统图；图2是本发明的数字时分交换系统图；图3是采用本发明的一个实施例图；图4是本发明读、写数据的结构示意图。
具体实施例方式
下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述本发明的数字时分交换系统如图2所示，该系统包括串并转换单元21、数据存储单元22、接续存储单元23和并串转换单元24。其中，输入和输出串行数据码流都以相同的方式分成n(n＝2k，k为自然数)组，每组包括m(m＝2j，j为自然数)条串行数据码流。本发明采用n个数据存储单元存储数据，每个数据存储单元进一步包括n个数据存储子单元25，每个数据存储单元的数据都相同；采用n个接续存储单元，分别对应控制n组输出串行码流。
对于输入的n组串行数据码流，每组数据的速率不要求相同。每一组串行数据码流经过串并转换单元21合成一路8bit并行数据，该并行数据被写入n个位于不同数据存储单元22的数据存储子单元25内。在数据交换时，n个接续存储单元23控制从对应的数据存储单元22读取数据，并将数据发送给对应的并串转换单元24，并串转换单元24将该数据转换成串行数据后输出。
比如，第一组输入串行码流经过串并转换单元1，转换成8比特并行数据，将数据同时写入数据存储单元1～n的数据存储子单元1；根据接续存储单元1的读出内容作为地址，从数据存储单元1中读取时隙数据，并经过并串转换单元1转换后，从第1组输出串行码流的某1条串行码流输出。
因为输入数据是分n组存入数据存储子单元25，所以对数据存储子单元25的写数据频率降低到传统交换系统的1/n；同理，接续存储单元23被分成n个，每个负责控制一组数据的输出，所以对接续存储单元23和数据存储单元22的读数据频率也降低到传统交换系统的1/n。
因为每组数据在写入数据存储单元时，都是相互独立的，所以每组输入的串行码流可以工作在不同的速率；同理，每组数据从数据存储单元读出时也是相互独立的，所以每组输出的串行码流可以工作在不同的速率。
为保证数据交换时帧的一致性，本发明采用在数据存储单元中对每路数据存储3帧的方法，确保在任意时刻对存储单元的读、写地址都不相同，保证读出数据的稳定。本发明读、写数据的时序如图4所示，数据被依次写入DM0、DM1和DM2三块存储区，在读取数据时也在DM0、DM1和DM2循环进行。当数据被写入DM0时，读取DM1和DM2的内容；当数据被写入DM1时，读取DM2和DM0的内容；当数据被写入DM2时，读取DM0和DM1的内容。采用本发明在任意时刻都保证读、写操作在不同的区进行。
本发明的一个实施例如图3所示。参照图3，该系统包括串并转换单元31、数据存储单元32、接续存储单元33和并串转换单元34。其中，输入串行数据码流分为2组，每组包括32条串行数据码流，分别为UHW0～UHW31和UHW32～UHW63；输出串行数据码流分为2组，每组包括32条串行数据码流，分别为DHW0～DHW31和DHW32～DHW63。该系统包括2个串并转换单元，分别为串并转换单元1和串并转换单元2；2个并串转换单元，分别为并串转换单元1和并串转换单元2；2个数据存储单元，分别为数据存储单元1和数据存储单元2，每个数据存储单元进一步包括2个数据存储子单元35，分别为数据存储子单元1和数据存储子单元2；2个接续存储单元，分别为接续存储单元1和接续存储单元2，对应控制2组输出串行码流。
当UHW0～UHW63和DHW0～DHW63的速率都为32.768Mbps时，交换容量为32768×32768，数据存储单元和接续存储单元的读、写时钟频率为32.768×32/8＝131.072MHz，为采用现有技术时读、写时钟频率262.144MHz的1/2。
当UHW0～UHW31和DHW0～DHW31的速率为32.768Mbps，UHW32～UHW63和DHW32～DHW63的速率为16.384Mbps时，交换容量为24576×24576，数据存储单元和接续存储单元的读、写时钟频率不超过131.072MHz。
当UHW0～UHW31和DHW0～DHW31的速率为32.768Mbps，UHW32～UHW63和DHW32～DHW63的速率为8.192Mbps时，交换容量为20480×20480，数据存储单元和接续存储单元的读、写时钟频率不超过131.072MHz。
当UHW0～UHW63的速率为16.384Mbps，DHW0～DHW31的速率为32.768Mbps时，交换容量为16384×16384，数据存储单元和接续存储单元的读、写时钟频率不超过131.072MHz。
如果将输入和输出串行数据码流分成4组，每组包括16条串行数据码流，则数据存储单元和接续存储单元各有4个，每个数据存储单元中包括4个数据存储子单元。当UHW0～UHW63和DHW0～DHW63的速率都为32.768Mbps时，交换容量为32,768×32,768，数据存储单元和接续存储单元的读、写时钟频率为32.768×16/8＝65.536MHz，工作频率降低到采用现有技术时的1/4。
同理，通过对输入和输出串行数据码流设置成不同的工作速率，可以实现不同交换容量的交换系统。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种数字时分交换系统，包括串并转换单元、数据存储单元、接续存储单元和并串转换单元，其特征在于，所述串并转换单元共有n个，n为自然数，每个串并转换单元将一组输入串行数据码流转换为一路并行数据，发送给数据存储单元；所述数据存储单元共有n个，存储所述并行数据，其中每个数据存储单元包括n个数据存储子单元；所述接续存储单元共有n个，每个接续存储单元控制读出一个数据存储单元的并行数据；所述并串转换单元共有n个，每个并串转换单元将从数据存储单元读出的一组并行数据转换为一组串行码流。
2.如权利要求1所述数字时分交换系统，其特征在于，每路并行数据存储在n个数据存储单元的对应数据存储子单元中。
3.如权利要求2所述数字时分交换系统，其特征在于，数据存储子单元存储每路并行数据的3帧数据。
4.如权利要求1所述数字时分交换系统，其特征在于，经并串转换单元转换的每组串行码流包括m条串行数据码流，m为自然数。
5.如权利要求1或2所述数字时分交换系统，其特征在于，所述n的取值为n＝2k，k为自然数。
6.如权利要求4所述数字时分交换系统，其特征在于，所述m的取值为m＝2j，j为自然数。
全文摘要
一种数字时分交换系统，涉及程控数字交换技术领域，在不增加交换延时的情况下，增加交换容量，解决现有技术中不能够对多种速率的串行码流进行处理的缺陷，并且保证交换数据输出的帧一致性。本发明包括串并转换单元、数据存储单元、接续存储单元和并串转换单元四个主要单元。本发明将串并转换单元分成n个，每个串并转换单元将一组输入串行数据码流转换为一路并行数据；将数据存储单元分成n个，每个数据存储单元包括n个数据存储子单元；将接续存储单元分成n个，每个接续存储单元控制读出一个数据存储单元的并行数据；将并串转换单元分成n个，每个并串转换单元将读出的一组并行数据转换为一组串行码流。
文档编号H03M9/00GK1859079SQ20061000797
公开日2006年11月8日 申请日期2006年2月24日 优先权日2006年2月24日
发明者周志坚 申请人:华为技术有限公司