专利名称：适用于主板电压调整模块数字控制芯片的模数转换器的制作方法
技术领域：
本发明属于模数转换技术领域，具体涉及一种适用于主板电压调整模块(VRM)数字控制芯片的新结构模数转换器(ADC)。
背景技术：
VRM数字控制模块与VRM模拟控制模块相比，具备受环境变量影响小，能轻松实现多相输出，并应用特殊算法来优化开关电源输出电压的动态和静态指标等优点[1，2]。如图1所示，基本的VRM数字控制芯片由数模转换器(ADC)、比例积分微分数字补偿器(Digital PID Compensator)、数字脉宽调制器(DPWM)和可编程基准电压源(ProgrammableVoltage Reference)等组成。其中，低功耗、低量化误差、高线性度、宽采样范围的ADC是包括VRM在内的数字控制系统获取高效率和高控制精度等性能的必要条件。近年来，应用于VRM的ADC课题研究活跃，也取得了一些技术成果[2，3，4]。
文献[2]采用并行比较结构的Windowed ADC，只对误差电压(Vref-Vo)进行量化(其中，Vref是控制目标电压，Vo是VRM实际输出电压)，具有量化误差小等优点。但需要在WindowADC前加入抗混叠滤波器，电路结构比较复杂，功耗较大。文献[3]研究的延迟线ADC(delay-line ADC)，则具备能自动过滤开关噪声(即无需抗混叠滤波器)、电路结构简单、功耗低等优点；但受温度、工艺偏差影响大，线性度低，增益误差约为±20％。文献[4]在文献[3]的基础上提出了双延迟线结构，部分减弱了延迟线ADC受工艺偏差影响，增益误差减小至±10％。尽管学术界和业界做了很大的努力，但线性度差，增益误差大仍然是困扰延迟线ADC的主要问题。
发明内容
本发明的目的在于提出一种不仅能自动滤波(即采样电路前端不需要增加抗混叠滤波器)，而且模数转换的线性度高和增益误差小，功耗低的适用于VRM数字控制芯片的模数转换器，并命名为延时环ADC(ring-ADC)。
本发明提出的延时环ADC的系统架构图如图2所示。它由压控振荡器Ring-A、Ring-B、Ring-C，差分脉冲计数式鉴频器1，n分频器2，电平提升电路3经电路连接组成；其中，控振荡器Ring-A、Ring-B、Ring-C是三个完全相同的、由奇数个倒相器构成的延迟环，它们分别工作在电压Vref，Vo和VH下，产生频率与工作电压相对应的脉冲信号fA、fB和fC，这里Vref为DAC输出的可设置参考电压，Vo为VRM实际输出电压，VH为一路幅值固定的参考电压；fC经n分频后，为差分脉冲计数式鉴频器1提供采样周期为Ts的采样信号，差分脉冲计数式鉴频器1计算fA和fB频率差，其传输函数为Ce＝int[(fA-fB)×Ts] (1)其中，函数y＝int[x]表示y等于x的整数部分。
由m级倒相器构成的延迟环的振荡频率可表示为f=1T=1k×τ×m=μ(Vx-Vth)k×L2×m=KVCO(Vx-Vth)]]>(其中，KVCO=μk×L2×m)---(2)]]>式(2)中，k为与电路结构相关的一个系数，一般为2～3。Vx为延迟单元的工作电压，Vth为MOS管的阈值电压，L为MOS管的沟道长度，μ为载流子迁移率。KVCO为常数，故f与Vx成线性关系。
由式(2)可得，延迟环在Vx＝Vref和Vx＝Vo下的震荡频率差为Δf＝fA-fB＝KVCOΔV(其中，ΔV＝Vref-Vo) (3)在周期Ts内，计算翻转频率为Δf的CP的翻转次数，结果记为Ce，由式(1)、(2)可推得Ce=int[KVCOΔVTs]=int[KVCOΔVnKVCO(VH-Vth)]=int[n(VH-Vth)ΔV]---(4)]]>在式(4)中，由于引入了Ts，抵消了与工艺角密切相关的参数KVCO，而引进与工艺角相关系数较小的Vth。式(4)同时表明，调整n和VH，可以得到所需的Ce关于ΔV的增益。
在0.35um模型中Vth在快速工艺角(ff)和慢速工艺角(ss)工艺角中的取值，相对其在典型工艺角(tt)中的取值，偏差约为±10％。取VH＝2.8V，由式(5)可推得Ce在两个极端工艺角下的偏差约为±3％，仅为延迟线ADC(±20％)的 因此延迟环ADC比延迟线ADC拥有更小的工艺偏差。
为了降低芯片功耗，本发明设计了一个差分脉冲计数式鉴频器1，转对频率等于fA的信号A和频率等于fB的信号B分别鉴频为对频率等于Δf的信号CP进行鉴频，实现式(1)的计算功能，其基本电路结构由频率相减器4和脉冲计数器5经电路连接组成(如图3所示)。其中频率相减器4的基本电路结构由鉴频鉴相器(PFD)6、电平翻转电路(G_cp)7和异或门8经电路连接组成。
电平翻转电路(G_cp)方波X的上跳沿触发，当检测到QX为“1”时，则输出信号Z发生一次电平翻转，否则保持原来状态。电平翻转电路状态方程为Zn+1＝ZnQX (5)
频率相减器实现功能为Δf＝fA-fB(6)频率相减器的工作过程可描述为(参见图4所示)由鉴频鉴相器6的功能[7]可知波形QA先由方波A的上跳沿置“1”，由方波B的上跳沿使波形QA置“0”；鉴频鉴相器的波形QA的脉宽恰好反映了方波A和方波B的相位差(PAB)的大小。随时间推移，方波A和方波B的相位差(PAB)累积越来越大，直至其超过360度；但仍然由方波B的上跳沿使波形QA置“0”，与此同时，相位差(PAB)被减去360度，余下相位(PAB-360°)累积到下一轮循环，周而复始。在PAB大于360度后的下一个方波A的翻转周期内，电路会发生在方波A的上跳沿出现之前，QA已经为“1”的情况。而且此种电路情况每发生一次，表示方波A比方波B的总相位多超前了一个360度。电平翻转电路7正用于检测在方波A的上跳沿出现之前，QA已经为“1”的情况，当检测到此情况发生，电平翻转电路7的输出端信号Z发生一次电平翻转，否则就保持原来状态。信号Z的翻转频率即为Δf(Δf＝fA-fB)。图4为在输入方波信号A的频率大于方波信号B的频率时，频率相减器各节点的输出波形。考虑到方波A和方波B频率大小未知，故差分脉冲计数式鉴频器需要搭建成对称结构(如图3所示)。
脉冲计数器5由一般同步触发计数器实现，其工作过程描述如下脉冲计数器5对翻转频率为Δf的信号CP计数，当检测到flagA＝″1″时(即Vref＞Vo)，计数器进行自加1运算；当检测到flagB＝″1″时(即Vref＜Vo)，计数器进行自减1运算。在计数周期Ts结束时，计数器输出计数结果Ce。由于VRM最终能工作在锁定状态(steady state)，把输出电压控制在|Vo-Vref|≤1LSB范围内，即Δf≤fsample。fsample为采样频率。故，差分脉冲计数式鉴频器得以实现低功耗。
差分脉冲计数式鉴频器1的核心理论原理可进一步分析为转频率相减为相位相减。方波A和方波B在第n+1个计数周期Ts结束时的总相位可分别表示为φAn+1=ωATs+φARn---(7)]]>φBn+1=ωBTs+φBRn---(8)]]>其中，φARn、φBRn分别是方波A和方波B在第n个计数周期Ts结束时的相位。ωA和ωB分别为方波A和方波B的角频率。则Δf可表示为
Δf=fA-fB=ωA-ωB2π=ωATs-ωBTs2π1Ts=φAn+1-φBn+1+φABRn21Ts---(9)]]>其中φABRn为在第n个计数周期Ts结束时方波A和方波B的相位差。由式(1和(9)可推得Cen+1=int[Δf*Ts]=int[φAn+1-φBn+1+φABRn2π]---(10)]]>差分脉冲计数式鉴频器1计算方波A和方波B在计数周期Ts内的总相位差关于2π的倍数Ce′n+1(Ce′n+1=int[φAn+1-φBn+12π]),]]>即可近似计算出方波A、B的频率差Ce。其计数误差决定于初始相位差φABRn，由图4差分脉冲计数式鉴频器的工作时序可知φABRn=Re mainder[φAn-φBn2π]---(11)]]>其中，函数y＝Remainder[x/2π]表示y等于x除于2π后的余数。由于φABRn∈(-2π,2π),]]>故 值为±1。然而，由于方波A、B的第n个周期结束时相位差φABRn将累积到下一个周期，即作为第n+1个周期开始时相位差，故在经历t个周期后，差分脉冲计数式鉴频器的平均计数误差为limk→∞[Σt=0kCen+1+t-Σt=0kCe′n+1+t]=limk→∞±1k+1=0---(12)]]>总结本发明，其突出优点是在继承延迟线ADC自动滤波思想的基础上，采用延时环的电压频率转换原理实现对电压信号的模数转换，提高ADC线性度；设计三个延时环共同工作，大大消减工艺偏差；设计差分脉冲计数式鉴频器，降低ADC功耗。
延时环ADC特别适用于诸如VRM，直流马达等要求采样频率不高的数字控制系统中。
图1，VRM数字控制芯片的模块组成和工作原理。
图2，延迟环ADC的系统架构。
图3，差分脉冲计数式鉴频器。
图4，差分脉冲计数式鉴频器各节点波形。
图5，在三个工艺角下Ce与Vo的增益曲线。
图6，微分线性误差(DNL)特性。
图7，积分线性误差分(INL)特性。
图8，典型FFT频谱5kHz@500kHz。
图9，延时环ADC输入信号幅值与功耗的关系曲线。
图10，VRM输出电压纹波(输出负载电流为40A)。
具体实施例方式
下面通过实施实例进一步描述本发明。该实例中要求达到的电路指标为分辨率ΔVmin为6.25mV，采样电压ΔV的窗口范围为-200mV～+200mV，采样频率fsample＝500kKz(即采样周期为Ts＝2μs)。下面估算各设计参数的大小，参数精确选取可用HSPICE仿真得到。
首先推导分频器n的大小由电路指标可以推出ADC的输出补码范围为，Ce=ΔVinΔV=±32---(13)]]>ADC的增益为，CeΔV=±32±200m=160---(14)]]>Ce=int[KVCOΔVTs]=int[KVCOΔVnKVCO(VH-Vth)]=int[n(VH-Vth)ΔV]---(15)]]>结合两式可推导得到，n(VH-Vth)=CeΔV=160---(16)]]>根据工艺文件提供的参数，取Vth＝0.8V，则选取VH＝2.8V，算得分频器的分频系数n＝320。
下面推导构成延时环的倒相器的级数m和构成倒相器的MOS管的沟道长度L的大小fsample=KVCO(VH-Vth)n=500k---(17)]]>KVCO=μk×L2×m=8×107---(18)]]>根据工艺文件提供的参数，取μ＝0.03m2|V|s，k＝3，可算得L2×m＝1.25×10-9。可取m＝10，L＝3.5μm。
经过HSPICE对模拟电路部分进行仿真，经Model-Sim对数字电路部分进行逻辑验证，之后再用Star-Sim对整体系统进行仿真，并采用chartered标准0.35μm CMOS工艺流片实现了延时环ADC。测试系统由示波器、逻辑分析仪、直流电流负载、DC-DC系统测试板和PC机组成。
图5所示为在VH＝2.8V，Vref＝1.5V时，在三个工艺角下，HSPICE仿真得到的Ce与Vo增益曲线。结果显示，|ΔV|越大，Ce的工艺偏差越大。Ce的仿真结果在快速工艺(ff)和慢速工艺(ss)下比在典型工艺(tt)下偏差的百分比分别为+2.8％和-1.5％，与理论推导符合较好。图6、7分别是延时环ADC的静态特性指标DNL、INL。它们的测试值如下，DNL的值为0.92LSB，INL的值为1.2LSB。随机抽取了十块芯片进行测试，ADC的INL皆小于1.2LSB。即静态最大量化误差为±7.5mV，最大增益误差为3.75％。图8是典型FFT频谱5kHz@500kHz，延时环ADC静态和动态性能总结在表I中。图9分析了ADC输入信号幅值与功耗的关系，在输入误差电压信号|Vo-Vref|≤1LSB，即VRM工作在锁定状态时，ADC的平均功耗为2.56mW。以延迟环ADC为电压采样模块的VRM，其四相输出电压波形如图10所示，其纹波大小约为10mV。实测结果表明延迟环ADC基本能够满足设计指标要求。
表I
权利要求
1.一种适用于主板电压调整模块数字芯片的模数转换器，其特征在于由压控振荡器Ring-A、Ring-B、Ring-C，差分脉冲计数式鉴频器(1)，n分频器(2)，电平提升电路(3)经电路连接组成；其中，控振荡器Ring-A、Ring-B、Ring-C是三个完全相同且由奇数个倒相器构成的延迟环，它们分别工作在电压Vref，Vo和VH下，产生频率与工作电压相对应的脉冲信号fA、fB和fC，这里Vref为DAC输出的可设置参考电压，Vo为VRM实际输出电压，VH为一路幅值固定的参考电压；fC经n分频后，为差分脉冲计数式鉴频器(1)提供采样周期为Ts的采样信号，差分脉冲计数式鉴频器(1)计算fA和fB频率差，其传输函数为Ce＝int[(fA-fB)×Ts] (1)其中，函数y＝int[x]表示y等于x的整数部分。
2.根据权利要求1所述的模数转换器，其特征在于所述差分脉冲计数式鉴频器(1)由频率相减器(4)和脉冲计数器(5)经电路连接组成；其中的频率相减器(4)由鉴频鉴相器(6)、电平翻转电路(7)和一个异或门(8)经电路连接组成。
3.根据权利要求1所述的模数转换器，其特征在于通过调整n分频器的分频系数n和幅值固定的参考电压VH，得所需差分脉冲计数式鉴频器(1)的传输函数Ce关于ΔV的增益，这里ΔV＝Vref-Vo，Vref为模数转换器输出的可设置的参考电压，Vo为VRM实际输出电压。
全文摘要
本发明属于模数转换技术领域，具体为一种适用于主板电压调整模块(VRM)数字控制芯片的模数转换器。它由3个压控振荡器、延迟环、差分脉冲计数式鉴频器、n为分频器和电平提升电路经电路连接组成。其中3个压控振荡器延迟环相同，且由奇数个倒相器构成，鉴频器由频率相减器和脉冲计数器构成。该模数转换器的线性度高，增益衰减小，功耗低，完全适用于诸如VRM、直流马达等数字控制系统中。
文档编号H03M1/10GK1885722SQ20061002867
公开日2006年12月27日 申请日期2006年7月6日 优先权日2006年7月6日
发明者郭建民, 李文宏 申请人:复旦大学