专利名称：一种延迟锁相环、压控延迟线以及延迟单元的制作方法
技术领域：
本发明属于通信领域，尤其涉及一种延迟锁相环、压控延迟线以及延时单元。
背景技术：
随着数据传输量的增加，对同步时钟频率的要求也越来越高。为了在较低的时钟频率下传输较多的数据，在设计上开始利用时钟的双沿(上升沿和下降沿)采集数据，在相同的时钟频率下能够比采用单沿(上升沿或下降沿)方式传输多一倍的数据。在接收数据端，为了准确恢复数据，需要将时钟精确延迟某个数值的时间(比如1/4个周期)，且时钟的占空比基本无变化。
图1示出了典型的延迟锁相环(Delay Locked Loop，DLL)的结构，包括鉴相器101、电荷泵102、环路滤波器103、偏置产生器(Bias Generator)104和压控延迟线(Voltage Controlled Delay Line，VCDL)105。鉴相器101对源时钟信号SCLK和延迟后的时钟信号FCLK的相位进行判断，输出对应的对电荷泵102的控制信号UP和DN，通过电荷泵102转化为电流。电荷泵102在控制信号UP和DN的控制下对环路滤波器103进行充电或放电，得到压控延迟线105的控制电压Vctr，通过偏置产生器104产生偏置电压VBP和VBN输入到压控延迟线105。偏置产生器104产生的偏置电压VBP、VBN控制压控延迟线105产生延时，使时钟占空比基本无变化。
图2示出了偏置产生器104的结构，通过改变偏置电流进而改变偏置电压的方式控制压控延迟线105产生相应的延时。
压控延迟线105采用如图3所示的差分结构的对称有源负载延时单元(Delay Cell)，采用N沟道场效应晶体(MOS)管作为输入管，P沟道MOS管作为负载管。电源电压VDD接入MOS管T6、T7、T8、T9的源极，T6的漏极与T7的漏极和栅极相连，组成VCR1(Voltage Controlled Resistor，压控电阻)，相应的MOS管T8和T9组成VCR2，VCR1和VCR2构成对称的有源负载，偏置电压VBP接入T7、T8的栅极。差分信号VINPA和VINNA输入到输入差分对管T2和T3的栅极，T2和T3的栅极接输出端VOUTN和VOUTP，输出经MOS管T2和T3放大后的差分信号。T2、T3的漏极分别与T7、T8的漏极连接，源极与P沟道MOS管T1的漏极连接。T1提供尾电流，T1的源极接地GND，偏置电压VBN接入T1的栅极。
在应用中，需要根据实际情况对延迟锁相环进行延时配置，使得压控延迟线能够输出不同的延时，现有的压控延迟线中由于延时单元固定，无法实现延时的配置，难以满足实际应用的需要。
发明内容
本发明的目的在于提供一种延迟锁相环，旨在解决现有的锁相环中，由于压控延迟线的延时单元固定，无法实现延时配置的问题。
本发明的另一目的在于提供一种压控延迟线。
本发明的另一目的在于提供一种延迟单元。
本发明是这样实现的，一种延迟锁相环，包括偏置产生器和压控延迟线，所述偏置产生器产生偏置电压输入到压控延迟线，控制所述压控延迟线产生延时，所述压控延迟线包括一个或者多个级联的延时单元，所述延时单元包括一个对称有源负载延时单元，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
所述延迟锁相环进一步包括一个从环路，接收输入的时钟信号，在所述偏置产生器的相同偏置电压控制下输出延时后的时钟信号，所述从环路包括一个或者多个独立的压控延迟线，所述压控延迟线包括一个或者多个级联的延时单元。
所述延迟锁相环的压控延迟线与所述从环路的压控延迟线的负载一致。
所述第一控制端和第二控制端的开通与关断通过编码控制。
所述偏置产生器为Replica电路。
所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
一种压控延迟线，包括一个或者多个级联的延时单元，所述延时单元包括一个对称有源负载延时单元，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
一种延时单元，所述延时单元包括一个对称有源负载延时单元，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；
差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
本发明中的压控延迟线采用具有选通功能的延时单元实现，通过控制延时单元的通断调整压控延迟线中延时单元的数目，实现了对压控延迟线延时输出的灵活配置。通过主从环路结构，实现了多个时钟通路并行工作。同时，偏置产生器采用Replica电路，避免了对延时的非线性控制，使时钟频率变化步长均匀一致。
图1是现有技术中延迟锁相环的典型结构图；图2是现有技术中偏置产生器的电路结构图；图3是现有技术中压控延迟线的电路结构图；图4是本发明一个实施例中提供的延时单元的电路结构图；图5是本发明另一实施例中提供的延时单元的电路结构图；图6是本发明中压控延迟线的示例电路结构图；图7是本发明中采用主从环路结构的延迟锁相环的结构图；图8是本发明中采用从环路压控延迟线的示例电路结构图；图9是本发明中偏置产生器的电路结构图。
具体实施例方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明中，压控延迟线采用具有选通功能的延时单元实现，通过控制延时单元中选择通路的通断调整压控延迟线中延时单元的数目，从而实现对压控延迟线延时输出的灵活配置。
图4示出了本发明提供的延时单元的结构，串接在对称有源负载延时单元的输入差分对管P沟道MOS管T4和T5构成第一控制端，控制输入对称有源负载延时单元的差分信号VINPA、VINNA到输出端VOUTP、VOUTN的通断。T4和T5的漏极分别接T7、T8的漏极和输出端VOUTP、VOUTN，源极分别接T2、T3的漏极。通断控制信号SELA接入T4和T5的栅极。
T1′～T5′构成对应于T1～T5的另一个差分信号输出选择通路，输入差分对管T4′和T5′构成第二控制端，控制输入差分信号VINPB、VINNB到输出端VOUTP、VOUTN的通断。T4′和T5′的漏极分别接输出端VOUTN、VOUTP，源极分别接T2′、T3′的漏极。通断控制信号SELB接入T4′和T5′的栅极。差分信号VINPB和VINNB输入到输入差分对管T2′和T3′的栅极，经输入差分对管T2′和T3′放大后输出。T2′、T3′的漏极分别与T4′、T5′的源极连接，源极与T1′的漏极连接。T1′提供尾电流，T1′的源极接地GND，偏置电压VBN接入T1′的栅极。
SELA和SELB同时只能有一个为逻辑高电平“1”(和电源VDD相同的电压)。当SELA为逻辑高电平，SELB为逻辑低电平“0”(和地GND相同的电压)时，输入差分信号VINPA、VINNA传输到输出端VOUTP、VOUTN，输入差分信号VINPB、VINNB因SELB关断而被屏蔽，反之亦然，从而使得该延时单元具有2选1的功能。
图4中采用N沟道MOS管作为输入管，P沟道MOS管作为负载管，也可以选择P沟道MOS管做输入管，N沟道MOS管做负载管，如图5所示，实现原理与上述相同，不再赘述。
图6示出了压控延迟线105的示例结构，采用24级延时单元级联，通过对S1～S24进行相应的通断控制，可以实现根据需要输出不同的延时。例如当S1、S25为高电平，S2为低电平时，可以输出2级延时；当S1、S2、S26为高电平，S25为低电平时，可以输出3级延时等，具体可以通过编码控制。
为了实现多时钟通路并行工作，在本发明的一个实施例中，延迟锁相环采用主从环路结构，如图7所示。从环路12由一个或多个受主环路11同样控制电压控制的延压控迟线12.1、12.2......12.n构成，其中，CLK1......CLKN是与主环路11源时钟SCLK相同频率的输入时钟信号，CKO1......CKON是对应的延时后的时钟信号，ADJ1......ADJN是调整从环路压控延迟线中延时单元数目的控制端。
若主环路11中的压控延迟线的延时单元的数目为Nm，从环路12中每个压控延迟线的延时单元数目为Ns，此时主环路11的压控延迟线中每个延时单元的延迟时间为T/Nm，由于从环路12中每个压控延迟线中的延时单元和主环路11的压控延迟线中的延时单元在电路结构、负载、尺寸上都完全相同，所以从环路中每个压控延迟线的延迟时间为(T/Nm)×Ns，通过改变Ns的数值从而可以改变从环路12中每个压控延迟线的延时。从环路12中的每个压控延迟线之间相互独立，可以分别调整延时，延时的调整通过改变延时单元数目的方式实现，其步长均匀一致，能够线性配置延时。同时，还能保证主从压控延迟线负载保持严格统一，避免主环路和从环路的延迟不一致。
例如在主环路压控延迟线105和从环路压控延迟线分别采用图6、图8所示的结构时，当延时单元DC3的控制端S3为高电平，DC25的控制端S26也为高电平时，DC3的VINPA、VINNA和DC25的VINPA、VINNA是DC2的负载，这种类型的负载为负载一。当延时单元DC2的控制端S2为高电平，DC25的控制端S25为低电平时，延时单元DC1没有信号抽出，DC2的VINPA、VINNA和DC25的VINPB、VINNB是DC1的负载，这种类型的负载为负载二。在整个主环路11的压控延迟线105中共有负载一的延时单元8个，负载二的延时单元16个。这样主环路11中具有负载一的延时单元数目和具有负载二的延时单元数目比值为8∶16，要满足主从环路压控延迟线负载保持严格统一，必须使从环路每个压控延迟线中具有负载一的延时单元数目和具有负载二的延时单元数目比值与主环路11相同。
在3级延时中，从环路压控延迟线中各个延时单元的控制端状态下表所示
则时钟通过DC1，DC6，DC8得到3级延时，具有负载一的延时单元为DC1，具有负载二的延时单元为DC6和DC8，比值为1∶2。
在6级延时中，从环路压控延迟线中各个延时单元的控制端状态下表所示
时钟通过DC1、DC2、DC3、DC4、DC7、DC8得到6级延时。具有负载一的延时单元为DC1和DC4，具有负载二的延时单元为DC2、DC3、DC7和DC8，比值为2∶4。
因此，在主从环路中，具有负载一的延时单元和具有负载二的延时单元比值完全相等(1∶2＝2∶4＝8∶16)，负载保持严格一致，很好地实现了主从环路延时步长的均匀一致。对控制端SEL的编码目的是要在延时可变的范围内，始终实现两种不同负载的延时单元数目比例保持不变，从而保证延时步长的均匀性。由于偏置产生器104对压控延迟线105的延时控制采用偏置电流转变到偏置电压再到延时控制，存在控制电压到延时的非线性问题，使得时钟频率变化步长不均匀一致。作为本发明的一个实施例，偏置产生器104采用Replica电路实现，Replica电路是一类电路的通称，Replica电路的有关内容参见IEEE VOL.27，No.11，Nov，1992，1599，Ian A.Young，Jeffrey K.Greason，and Keng L.Wong，“APLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors”。
如图9所示，T1、T2、T3、T11、T12、T13和T14为N沟道MOS管，T4～T10为P沟道MOS管。电源电压VDD接T1、T11、T12、T13、T14的源极，T1的漏极接T1、T2的源极，偏置电压VB1接T1的漏极的栅极。A点电压接入T2的栅极，T2的漏极接P沟道MOS管的漏极和栅极。T3的漏极接T5的漏极和T6的栅极。T4、T5、T6的源极接地。参考电压Vref接T3的栅极。T4的栅极与T5的栅极相接。T6的漏极接T7的源极和栅极以及T8的源极，电源电压VDD接T8的栅极。T9的源极接T7的漏极，栅极接电源电压VDD，漏极接T13的漏极以及T14的漏极和栅极。T10的栅极接T9的栅极，漏极接T11的漏极以及T12的漏极和栅极。T12和T13的栅极相接。
T1～T5组成一个误差放大器，比较A点电压和参考电压Vref，将比较的结果反馈给T6，控制T6的尾电流，从而使得A点电压和Vref相等。T6～T14构成的电路与延时单元的构成电路基本一致，在电路工作时只需要T7、T9、T13、T14或T8、T10、T11、T12对称通路中的一边电路工作即可，本发明将T7接成关断的形式，即T7、T9、T13、T14通路关断，T8、T10、T11、T12导通。
例如当Vctr(VBP)变小时，T11，T12组成的VCR变小，导致VCR上的压差变小，A点电压升高，通过误差放大器使得VBN升高，T6的尾电流变大，从而VCR上的压差变大，使得A点电压降低；当A点电压和Vref相等时，A点电压维持不变。
反之，当VBP变大时，T11，T12组成的VCR变大，导致VCR上的压差变大，A点电压降低，通过误差放大器使得VBN降低，T6的尾电流变小，从而VCR上的压差变小，使得A点电压升高；当A点电压和Vref相等时，A点电压维持不变。
延时单元的延时与VCR的大小成正比，与T6的尾电流成反比，当VBP变小时，VCR变小，T6尾电流变大，从而比单VBP控制时的延时更小。反之，当VBP变大时，VCR变大，T6尾电流变小，从而比单VBP控制时的延时更大，因而可以增大延时的范围。
由于偏置产生器没有使用从控制电压Vctr→电流→偏置电压VBP和VBN的转换，消除了V→I→V的非线性造成的延时非线性问题，使时钟频率变化步长保持均匀一致。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种延迟锁相环，包括偏置产生器和压控延迟线，所述偏置产生器产生偏置电压输入到压控延迟线，控制所述压控延迟线产生延时，所述压控延迟线包括一个或者多个级联的延时单元，所述延时单元包括一个对称有源负载延时单元，其特征在于，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
2.如权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环进一步包括一个从环路，接收输入的时钟信号，在所述偏置产生器的相同偏置电压控制下输出延时后的时钟信号，所述从环路包括一个或者多个独立的压控延迟线，所述压控延迟线包括一个或者多个级联的延时单元。
3.如权利要求2所述的延迟锁相环，其特征在于，所述延迟锁相环的压控延迟线与所述从环路的压控延迟线的负载一致。
4.如权利要求1所述的延迟锁相环，其特征在于，所述第一控制端和第二控制端的开通与关断通过编码控制。
5.如权利要求1至4任一权利要求所述的延迟锁相环，其特征在于，所述偏置产生器为Replica电路。
6.如权利要求1至4任一权利要求所述的延迟锁相环，其特征在于，所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
7.一种压控延迟线，包括一个或者多个级联的延时单元，所述延时单元包括一个对称有源负载延时单元，其特征在于，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
8.如权利要求7所述的压控延迟线，其特征在于，所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
9.一种延时单元，所述延时单元包括一个对称有源负载延时单元，其特征在于，所述延时单元进一步包括第一控制端，串接在所述对称有源负载延时单元中，对所述对称有源负载延时单元的差分信号输入输出通路进行通断控制；差分信号输出选择通路，与所述对称有源负载延时单元的输出端连接，接收差分信号，输出放大后的差分信号；以及第二控制端，串接在所述差分信号输出选择通路中，对所述差分信号输出选择通路的差分信号输入输出通路进行通断控制；所述第一控制端和第二控制端同时只能有一个开通或者关断。
10.如权利要求9所述的延时单元，其特征在于，所述延时单元的输入管为N沟道MOS管，负载管为P沟道MOS管，或者输入管为P沟道MOS管，负载管为N沟道MOS管。
全文摘要
本发明适用于通信领域，提供了一种延迟锁相环、压控延迟线以及延时单元，包括偏置产生器和压控延迟线，所述偏置产生器产生偏置电压输入到压控延迟线，控制所述压控延迟线产生延时，所述压控延迟线包括一个或者多个级联的延时单元，所述延时单元包括一个对称有源负载延时单元，第一控制端，差分信号输出选择通路以及第二控制端，所述第一控制端和第二控制端同时只能有一个开通或者关断。本发明通过控制延时单元的通断调整压控延迟线中延时单元的数目，实现了对压控延迟线延时输出的灵活配置。
文档编号H03K5/14GK1968021SQ200610062340
公开日2007年5月23日 申请日期2006年8月25日 优先权日2006年8月25日
发明者李运海, 黄立中 申请人:华为技术有限公司