专利名称：压缩逻辑样本存储的制作方法
技术领域：
本发明一般地涉及用于数字逻辑信号的测试和测量仪器，更特别地涉及用于压缩逻辑样本以便存储的方法。
背景技术：
测试和测量仪器，比如逻辑分析器和混合信号示波器，被用于测量数字逻辑信号的逻辑值。这些仪器在由采样时钟指定的时刻对输入数字逻辑信号的逻辑值进行采样，将该逻辑样本存储在采集存储器中，将该存储的逻辑样本转换成显示存储器中的波形图像，并在显示设备上显示该波形图像。
这些仪器的一个局限是它们有限的采集存储器容量。这些采集存储器是商业上可得到的标准的随机访问存储器以及，同样地，可获得固定容量比如64、128或256M字节。例如，来自Oregon，Beaverton的Tektronix有限公司的TLA7000串行逻辑分析器支持256M字节的采集存储器。
用户有时候会对观察超过仪器的采集存储器容量的时间间隔内的输入数字逻辑信号的行为感兴趣。例如，考虑一位对超过三秒的信号的行为感兴趣的用户，但是该用户的仪器以每秒256M字节获得逻辑样本且具有256M字节的采集存储器。为了显示三秒需要3×256M字节＝768M字节的采集存储器，是可用容量的三倍。在这种情况下，典型地，仪器“分样(decimate)”或丢弃一些获得的样本以避免存储器溢出。例如，该仪器可以以三为因数进行分样，只存储每三个获得的样本中的一个而丢弃其余两个。所得到的显示被“混淆(alias)”因为它不再包含所有的样本数据，但是虽然如此，它仍为用户提供了有用的信息。然而，如果被丢弃的样本包括该信号的重要信息(例如，逻辑转换)则分样的显示就会误导该用户。
分样是一种很简单的压缩方法，具有信息损失的潜在用户陷阱。Holaday等人的美国专利第6,473,700号“Apparatus for Use in a Logic Analyzer forCompressing Digital Data for Waveform Viewing”描述了一种更精细的压缩方法。Holaday教导调整存储在采集存储器内的大量逻辑样本，例如，256M字节，以显示在一具有例如1024列的光栅扫描型显示器上。Holaday的压缩方法将该逻辑样本解析成组(例如，256M字节÷1024＝250k字节每显示列)并基于组内的逻辑样本是否是“总是高”、“总是低”或“有变化”分配给每组一个压缩码。不同于分样，Holaday的压缩方法不会混淆信息。也就是说，在将250k的样本压缩成一个显示列中，Holaday没有保存该逻辑活动的所有细节，但是如果，例如，一个区域包含逻辑转换，Holaday准确地报告了该信号“有变化”，与可能显示该信号没有变化的分样相反。可能引导人们认为Holaday能够被应用来代替分样法以解决存储器容量问题。但是，因为Holaday的目的是调整已存储在采集存储器内的逻辑样本以显示在一光栅扫描型显示设备上，Holaday依赖对应于存储的逻辑样本的存储地址，并将这些存储地址应用于比较仪以便解析该逻辑样本。为了缓和采集存储器容量有限的问题，在逻辑样本被存储在采集存储器之前它们必须被压缩，因此Holaday不是可应用的。
所需要的是一种当获得逻辑样本时能够在将该逻辑样本存储在采集存储器之前对该逻辑样本进行实时操作的压缩方法，从而允许仪器存储比有限存储器容量通常允许的更多的输入数字逻辑信号的信息，而不会损失该信号活动的重要信息。
发明内容
因此，在本发明中，测试和测量仪器对输入数字逻辑信号进行采样以产生逻辑样本，将该逻辑样本压缩成压缩码，并将该压缩码存储在采集存储器内。压缩包括将逻辑样本解析成组并为那些组指定压缩码，并且压缩被执行从而不损失该输入数字逻辑信号的活动中的信息。该仪器将存储的压缩码转换成显示存储器内的波形图像并将存储的波形图像显示在显示设备上。
当结合所附的权利要求和附图阅读以下详细说明时，本发明的优点和新特征将变得显而易见。
图1是说明实施本发明的仪器的体系结构的简化高级框图。
图2是显示根据本发明的输入数字逻辑信号、逻辑样本、压缩码和显示在显示设备上的波形图像的图表。
图3是根据本发明的第二实施例的使用分割器(divider)电路将逻辑样本解析成组的仪器的体系结构的简化高级框图。
图4是显示对于理解本发明有用的对于以三为因数压缩时，采样时钟和图2的分割器电路输出之间的关系的时序图。
图5以简单示意形式示出了实现图3的压缩电路的电路。
具体实施例方式
参见图1，如现有技术中已知的，采集电路105通过应用输入数字逻辑信号到比较器的一个输入，比较器的另一个输入接收对应于决定阈值的电压，并且在由采样时钟指定的时刻锁存该比较器的输出，而对输入数字逻辑信号进行采样以产生逻辑样本。如下所述，压缩电路110将该逻辑样本压缩为压缩码。采集存储器115存储该压缩码。波形绘图电路120产生代表所存储的压缩码的波形图像，该波形图像存储在显示存储器125中，然后在显示设备130上显示。没有显示在现有技术中已知的采样时钟(分配给所有需要的元件)、控制电路和将没有压缩的逻辑样本存储在采集存储器内的电路。本发明是在将逻辑样本存储在采集存储器115之前压缩逻辑样本，而不是像Holaday的例子的之后，因此使得仪器能够克服它有限的采集存储器容量的根本限制。
为了避免混淆，压缩电路110必须准确地报告该输入数字逻辑信号活动，但可以牺牲一些与该活动的准确时序甚至该活动的性质有关的信息，这取决于使用的压缩量。这个行为可以使用许多不同的压缩方法完成。一个这样的方法是将该逻辑样本解析成组并基于在组内的逻辑样本的逻辑活动给每一组指定一压缩码。四种这样的指定(以及它们的二进制表示)是“总是高”(01)、“总是低”(00)、“改变一次”(10)或“改变多次”(11)。图2说明了在三个一组时该方法怎样将逻辑样本210(对应于输入数字逻辑信号205和决定阈值270)转换成压缩码215。例如，逻辑样本的第一组235(000)由压缩码240“总是低”表示。对应于上升沿225的逻辑样本的第二组250(011)由压缩码255“改变一次”表示。在第一下降沿275，逻辑样本280(111)和285(000)可以被指定为“总是高”，后面跟着“总是低”，然而在它们之间缺少必需的“单一转换”会导致误导。为了提供更多的信息显示，压缩电路110不仅考虑了在即刻组内的逻辑样本而且考虑了先前组的最后逻辑值。以这种方式，由于在逻辑样本285之前的最后的逻辑状态(逻辑样本280的最后逻辑状态)是逻辑1，压缩电路110就指定压缩码295“单一转换”。同样，由于在逻辑样本280之前的最后的逻辑状态是逻辑1，压缩电路110就指定压缩码290“总是高”。高信号活动区域230被指定压缩码297“改变多次”，由于逻辑样本296(010)改变逻辑状态多于一次。
为了将压缩码215转换成波形图像220，波形绘图电路120(由专用电路或处理器上运行的软件实现)产生表示由该压缩码指示的逻辑活动的图像。例如，压缩码240“总是低”可以由代表一串逻辑0的波形图像245图形化地表示，为了简化，在这个例子中波形图像是10×3象素的图像。为了产生表示压缩码255“改变一次”的波形图像，波形绘图电路120考虑了压缩码240“总是低”的最后的逻辑状态以确定该波形图像260应当是上升沿。当“改变一次”组跟着“改变多次”组时，关于边沿应当是上升还是下降的信息已经丢失，因此波形绘图电路120产生“改变多次”波形图像，如波形图像270。
在第一上升沿225，该压缩方法损失了一些与该信号活动的准确时序有关的信息，因为用户不再能够看出转换在三个逻辑样本250的哪个之间发生，只知它发生在三个一组的组内的某处。同样，在高信号活动区域230内，该压缩方法损失了关于该信号转换的准确性质的信息。也就是说，波形图像265没有准确指示发生了什么逻辑活动，虽然如此，但用户能够看出该输入信号改变了多于一次。
在图2中，对于每一组的三个逻辑样本，该仪器只使用了采集存储器的两位来存储相应的压缩码，而不是直接使用三位来存储每一组逻辑样本，使得存储器使用减少了33％。为了节省更大的存储空间，可以通过增加每组内的样本数来增加压缩量。
本发明的压缩方法不同于Holaday使用的方法，因为它认识到包括附加分配值“多次改变状态”的优点。该附加分配值区别出发生许多逻辑转换的样本组和只发生一次转换的样本组，这为用户提供了更加有用的显示。本压缩方法没有固有地被限制于四个分配值，而是可以被扩展到包括更多的分配值。
为了调整已存储的压缩码以显示在显示设备上，如果需要，本压缩方法也可以进一步地在压缩码已经被存储于采集存储器之后再次应用于压缩码。
本压缩方法的一个优点是它的简单使得它可以在以仪器的采样率操作的电路内直接实现。图3说明了基于使用分割器电路335来将逻辑样本解析成组的仪器体系结构100的仪器体系结构的简化高级框图300。参见图4，分割器电路335分割一采样时钟400以产生分割的一个时钟周期高而多个周期低的采样时钟405，以在该分割的时钟的上升沿之间的时间间隔定义“压缩时间间隔”。为了以N为因数压缩，该分割器的输出是一个周期高而N-1个周期低。例如，为了以三为因数压缩，该分割器电路的输出是一个周期高而两个周期低。
再参见图3，每次分割器电路335产生一高输出时，压缩电路310就启动形成一压缩码。压缩电路310继续发展该压缩码，用每个采样时钟检查该逻辑样本，同时该分割器电路335的输出保持为低。当分割器电路335产生另一高输出信号时，所述压缩码出现在压缩电路310的输出上，使得采集存储器315接受该压缩码并将它存储在由地址产生器340指定的存储地址上。然后地址产生器340推进该存储地址以便下一个压缩码被放置在下一个存储地址。
图5以示意的形式显示了压缩电路310的详细图。没有显示采样时钟(需要分配给所有元件)。压缩电路310包括将分割的系统时钟反相的反相器505，并将它应用于AND门530的第一输入和AND门535的第一输入。AND门530的输出连接到OR门510的第一输入，AND门535的输出连接到OR门520的第一输入。OR门510的输出连接到触发器515的D端，OR门520的输出连接到触发器525的D端。触发器515的Q端连接到AND门530的第二输入以及优先权编码器560的“11”输入。触发器525的Q端连接到AND门535的第二输入、优先权编码器560的“10”输入以及AND门540的第一输入。逻辑样本被应用于触发器545的D端。触发器545的Q端被应用于XOR门555的第一输入以及触发器550的D端。触发器550的Q输出被应用于XOR门555的第二输入以及优先权编码器560的“01”输入。XOR门555的输出被应用于OR门520的第二输入以及AND门540的第二输入。AND门540的输出被应用于OR门510的第二输入。优先权编码器560产生等于它最高声明(asserted)输入的2位值。
在运行中，当分割的采样时钟变为高时，触发器515和触发器525被强制为低，这使得优先权编码器560分配“00”给该压缩时间间隔。当逻辑样本(在每一个采样时钟上记录到压缩电路310)改变状态时，XOR门555的输出变为高，这使得触发器525变为高(并在该压缩时间间隔的剩余部分保持为高)，从而使得优先权编码器560分配“10”给该压缩时间间隔。如果在该压缩时间间隔内该逻辑样本改变了第二次，触发器515变为高(并在该压缩时间间隔的剩余部分保持为高)，这使得优先权编码器560分配“11”给该压缩时间间隔。如果在整个压缩时间间隔内该逻辑样本为高，则优先权编码器560分配“01”给该压缩时间间隔。
因此，本发明在获得逻辑样本时在将它们存储在采集存储器之前实时地压缩它们，从而允许仪器存储比它有限的存储器容量通常允许的更多的与输入数字逻辑信号有关的信息，而不损失该信号活动的重要信息。
权利要求
1.一种用于测量数字逻辑信号的测试和测量仪器，包括采集电路，对输入数字逻辑信号进行采样以产生逻辑样本；压缩电路，将该逻辑样本压缩成压缩码；以及采集存储器，存储该压缩码。
2.如权利要求1所述的仪器，进一步包括波形绘图电路，用于将存储的压缩码转换成波形图像；显示存储器，用于存储该波形图像；以及显示设备，显示该存储的波形图像。
3.如权利要求1所述的仪器，其中该压缩电路包括解析电路，将该逻辑样本解析成组；以及分配电路，基于组内的逻辑样本的逻辑活动，将一具体的压缩码分配给每一组作为压缩码。
4.如权利要求3所述仪器，其中该分配电路包括如果组内的所有逻辑样本为高则分配第一具体压缩码作为压缩码的电路；如果组内的所有逻辑样本为低则分配第二具体压缩码作为压缩码的电路；如果组内的逻辑样本改变逻辑状态一次则分配第三具体压缩码作为压缩码的电路；以及如果组内的逻辑样本改变逻辑状态多于一次则分配第四具体压缩码作为压缩码的电路。
5.一种处理数字逻辑信号的方法，包括以下步骤对输入数字逻辑信号进行采样以产生逻辑样本；将该逻辑样本压缩成压缩码；以及将该压缩码存储在采集存储器中。
6.如权利要求5所述的方法，进一步包括步骤将存储的压缩码转换成波形图像；将该波形图像存储在显示存储器中；以及在显示设备上显示已存储的波形图像。
7.如权利要求5所述的方法，其中该压缩步骤包括步骤将该逻辑样本解析成组；以及基于组内的逻辑样本的逻辑活动，将一具体的压缩码分配给每一组作为压缩码。
8.如权利要求7所述的方法，其中所述分配步骤包括如果组内的所有逻辑样本为高则分配第一具体压缩码作为压缩码；如果组内的所有逻辑样本为低则分配第二具体压缩码作为压缩码；如果组内的逻辑样本改变逻辑状态一次则分配第三具体压缩码作为压缩码；以及如果组内的逻辑样本改变逻辑状态多于一次则分配第四具体压缩码作为压缩码。
全文摘要
一种测试和测量仪器，对输入数字逻辑信号进行采样以产生逻辑样本，将该逻辑样本压缩成压缩码，并将该压缩码存储进采集存储器。压缩包括将该逻辑样本解析成组以及将压缩码分配给那些组，并且压缩被执行以便不丢失与输入数字逻辑信号的活动有关的信息。该仪器将存储的压缩码转换成显示存储器内的波形图像并在显示设备上显示该存储的波形图像。
文档编号H03M7/30GK101029919SQ20061006416
公开日2007年9月5日 申请日期2006年11月2日 优先权日2005年11月2日
发明者S·K·萨利文, K·P·多宾斯 申请人:特克特朗尼克公司