运算放大器的制作方法

文档序号:7539371阅读:282来源:国知局
专利名称:运算放大器的制作方法
技术领域
本发明涉及混合高耐压及低耐压的LSI(大规模集成电路)工艺的运算放大器,具体涉及被输入低电压的输入信号,输出高电压的输出信号的运算放大器。
背景技术
需要高电压输出的运算放大器全部由高电压(HVHigh Voltage)晶体管构成。
专利文献1日本特开平10-41752号公报但是,若在运算放大器中所有的晶体管单纯地用高耐压晶体管构成,则由于高耐压晶体管中阈值电压(Vt)比精度低于低耐压晶体管,为了提高Vt比精度就必须增大差动晶体管等的尺寸。结果,对集成电路的芯片面积产生较大的影响。

发明内容
本发明的目的是提供能够消除传统技术的缺陷,并防止Vt比精度的下降且缩小差动晶体管的尺寸及布图面积等的运算放大器。
本发明为解决上述的课题,在输入低电压输入信号,得到高电压输出的高电压输出型的运算放大器中,该运算放大器包含输入低电压输入信号的差动放大电路;与差动放大电路的后级连接,并利用高电源电压来驱动的电流镜电路,差动放大电路包含被输入低电压输入信号的低耐压的差动晶体管对;与差动晶体管对连接的低耐压的恒流源晶体管;以及在差动晶体管对和电流镜电路之间,与差动晶体管对分别对应地连接的高耐压的晶体管对,后级的电流镜电路用高耐压的晶体管形成,将高耐压的晶体管对的各栅极连接在一起,同时栅极与输入端子连接,该输入端子供给低于高电源电压的低电源电压以下的偏压电位。
另外,电流镜电路可包含第1电流镜,包含与第1电源连接的、分别为高耐压的第1和第2晶体管,高耐压的晶体管对的各漏极相连接;第2电流镜,包含与第2电源连接的、分别为高耐压的第3和第4晶体管;高耐压的第5晶体管,连接在第1电流镜的第1晶体管和第2电流镜的第3晶体管之间,用第1偏压来控制第1和第2电流镜间的电流;高耐压的第6晶体管,与第5晶体管并联连接,用第2偏压来控制所述第1和第2电流镜间的电流;高耐压的第7晶体管,连接在第1电流镜的第2晶体管和第2电流镜的第4晶体管之间,用第1偏压来控制第1和第2电流镜间的电流;高耐压的第8晶体管,与第7晶体管并联连接,用第2偏压来控制第1和第2电流镜间的电流;以及高耐压的第9和第10晶体管,与第1电源和第2电源串联连接,第9晶体管的栅极连接在第1电流镜的第1晶体管与第5和第6晶体管的连接点上,第10晶体管的栅极连接在第2电流镜的第3晶体管与第5和第6晶体管的连接点上,第9和第10晶体管的连接点形成运算放大器的输出。
还可形成反相放大电路,它具备该运算放大器,在低电压输入信号的输入端及运算放大器的输出端之间串联连接第1和第2静电容,使得放大率在1以上,将第1和第2静电容的连接点连接到运算放大器的反相输入,另外,也可在低电压输入信号的输入端及运算放大器的输出端之间串联连接第1和第2电阻,使得放大率在1以上,将第1和第2电阻的连接点连接到运算放大器的反相输入。
依据本发明,能够将输入初级的差动晶体管用低耐压晶体管构成,因此根据同程度的精度进行比较,可提供显著缩小差动晶体管的尺寸及布图面积的运算放大器。例如比较电压3V的晶体管和电压16V的晶体管,其同程度的精度的晶体管面积,在电压3V晶体管时能以电压16V晶体管的1/4以下的面积形成。
另外,利用上述运算放大器,可构成按低耐压晶体管的精度得到高电压的输出的反相放大电路。


图1是采用本发明的运算放大器的一实施例的电路图。
图2是反相放大电路的结构例的示图。
图3是表示电压关系的曲线图。
图4是反相放大电路的另一结构例的示图。
(标记说明)10运算放大器,12差动放大电路,14电流镜电路,24、26、34低耐压晶体管,28、30高耐压晶体管。
具体实施例方式
以下,参照附图详细说明本发明的运算放大器的实施例。参照图1,本发明的运算放大器10是包含配置在输入初级的差动放大电路12和与该差动放大电路12的后级连接的电流镜电路14的运算放大器。
初级的差动放大电路12中,设有其栅极分别与输入端子20、22连接的一对N沟道MOS FET即低耐压(LVLow Voltage)晶体管(M1、M2)24、26,低耐压晶体管(M1、M2)24、26的漏极分别经由连接点(N1、N2)连接到N沟道的高耐压(HV)MOS FET即晶体管(M4、M5)28、30。高耐压晶体管(M4、M5)28、30的各栅极连接在一起,并且端子32上被供给偏压电位(BIAS2)。
低耐压晶体管(M1、M2)24、26是利用低电压工作的N沟道的差动晶体管,它们的源极与低耐压晶体管(M3)34的漏极连接。低耐压晶体管(M3)34是在低电压工作的N沟道MOS晶体管,其栅极和端子36上被供给偏压电位(BIAS1)而起电流源的作用的恒流晶体管。这些低耐压晶体管(M1、M2、M3)24、26、34的晶体管尺寸在模(die)上设定得小于高耐压晶体管。
高耐压晶体管(M4、M5)28、30的各漏极与电流镜电路14连接。电流镜电路14中,P沟道的高耐压晶体管(M6、M7)40、42的漏极与电源(VDD1)连接,其漏极与高耐压晶体管(M4、M5)28、30的各源极连接。一方的高耐压晶体管(M6)40的漏极经由并联连接的高耐压晶体管(M10、M12)44、46连接到高耐压晶体管(M8)48,高耐压晶体管(M8)48与电源VSS连接。另一方的高耐压晶体管(M7)42的漏极经由并联连接的高耐压晶体管(M11、M13)50、52连接到高耐压晶体管(M9)54,高耐压晶体管(M9)54与电源VSS连接。
高耐压晶体管(M10、M11)44、50的各栅极上从端子56被供给偏压电位(BIAS4)。另外,高耐压晶体管(M12、M13)46、52的各栅极上从端子58被供给偏压电位(BIAS3)。
初级的差动放大电路12及高耐压晶体管(M6、M10、M12)40、44、46的连接点还与P沟道高耐压晶体管(M14)60的栅极连接。另外,高耐压晶体管(M10、M12、M8)44、46、48的连接点还与N沟道高耐压晶体管(M15)62的栅极连接。高耐压晶体管(M14)60一方的源极与电源VDD1连接而另一方的漏极与高耐压晶体管(M15)62连接,并形成本运算放大器的输出(OUT)70。
在以上的结构中,首先,对差动放大电路12的端子32,设定偏压电位为低于电源电压(Vdd1)的低电位(称为VDD2)附近。在该状态下达到平衡状态时,连接点(N1、N2)的各电位成为VDD2-Vt(N1)及VDD2-Vt(N2)。结果,低电压晶体管(M1、M2、M3)24、26、34上不会施加超过耐压的电压。
另外,若在过渡状态连接点(N1、N2)的各电位上升到电压VDD2,则高耐压晶体管(M4、M5)28、30的栅极-源极电压Vgs变小,因此电流减少而连接点(N1、N2)不会成为电压VDD2以上。
如此,由于能够用低耐压晶体管构成初级的差动晶体管,能够防止Vt比精度的下降,并根据同程度的精度进行比较,可显著缩小差动晶体管的尺寸及布图面积。例如,比较电压3V的晶体管与电压16V的晶体管,其同程度的精度的晶体管面积,在电压3V晶体管时能以电压16V晶体管的1/4以下的面积形成。
接着参照图2,就使用图1所示的运算放大器的反相放大电路的实施例进行说明。本实施例中的反相放大电路200具备图1所示的运算放大器10,非反相输入(+)上被供给低耐压电位即电压Vop,反相输入(-)经由连接点(N3)连接到静电容(C1、C2)202、204。静电容(C1)202的另一方与输入端子(IN)连接,静电容(C2)204的另一方端子与运算放大器10的输出端子(OUT)70连接。
本实施例中将静电容(C1、C2)202、204的放大率C1/C2设定在1以上。在图3示出该反相放大电路200的输入/输出等的电压关系。静电容(C1、C2)的比C1∶C2设为比VDD1∶VDD2(C1∶C2=VDD1∶VDD2)。通过这样设定,能够构成输入范围为电压VDD2~电压VSS,且输出范围为电压VDD1~电压VSS的反相放大电路。这时,如图示那样可设电压Vop为电压VDD2以下的电压。另外,连接点(N3)的电位在平衡状态也与电压Vop成为同电位,因此运算放大器的两个输入电位可均为电压VDD2以下的低电压。在本实施例中也能在低耐压晶体管的精度得到高电压的输出。
在上述实施例中,用静电容来形成反相放大电路,但取代静电容,例如用图4所示电阻(R1、R2)能够构成反相放大电路400。如图所示,输入(IN)侧与电阻(R1)402连接,经由连接点(N4)连接到电阻(R2)404。电阻(R2)404的另一端与运算放大器的输出70连接。将本实施例中电阻值(R1、R2)的比R1∶R2设为比VDD2∶VDD1(R1∶R2=VDD2∶VDD1)。
如以上说明,将实施例中的运算放大器应用于反相放大电路中,并设定与电压比(VDD1∶VDD2)对应的放大率,能够构成在低耐压晶体管的精度得到高电压的输出的反相放大电路。
上述实施例中的运算放大器,例如通过在LCD驱动器电路等的输出为高电压而且多沟道的器件中,设定增益在1以上的放大电路,能够将电路的大部分用低耐压(LV)晶体管而构成驱动器电路,并可减小芯片面积。
权利要求
1.一种运算放大器,是输入低电压输入信号而得到高电压输出的高电压输出型,其特征在于,该运算放大器包含输入所述低电压输入信号的差动放大电路;与该差动放大电路的后级连接,并利用高电源电压来驱动的电流镜电路,所述差动放大电路包含被输入所述低电压输入信号的低耐压的差动晶体管对;与该差动晶体管对连接的低耐压的恒流源晶体管;以及在所述差动晶体管对和所述电流镜电路之间,与所述差动晶体管对分别对应地连接的高耐压的晶体管对,所述后级的所述电流镜电路用高耐压的晶体管形成,将所述高耐压的晶体管对的各栅极连接在一起,同时该栅极与输入端子连接,该输入端子供给低于所述高电源电压的低电源电压以下的偏压电位。
2.如权利要求1所述的运算放大器,其特征在于,所述电流镜电路包含第1电流镜,包含与第1电源连接的、分别为高耐压的第1和第2晶体管,所述高耐压的晶体管对的各漏极相连接;第2电流镜,包含与第2电源连接的、分别为高耐压的第3和第4晶体管;高耐压的第5晶体管,连接在所述第1电流镜的所述第1晶体管和所述第2电流镜的所述第3晶体管之间,用第1偏压来控制所述第1和第2电流镜间的电流;高耐压的第6晶体管,与该第5晶体管并联连接,用第2偏压来控制所述第1和第2电流镜间的电流;高耐压的第7晶体管,连接在所述第1电流镜的所述第2晶体管和第2电流镜的所述第4晶体管之间,用所述第1偏压来控制所述第1和第2电流镜间的电流;高耐压的第8晶体管,与该第7晶体管并联连接,用第2偏压来控制所述第1和第2电流镜间的电流;以及高耐压的第9和第10晶体管,与所述第1电源和所述第2电源串联连接,所述第9晶体管的栅极连接在所述第1电流镜的所述第1晶体管与所述第5和第6晶体管的连接点上,所述第10晶体管的栅极连接在所述第2电流镜的所述第3晶体管与所述第5和第6晶体管的连接点上,所述第9和第10晶体管的连接点形成该运算放大器的输出。
3.一种反相放大电路,其特征在于,具备权利要求1所述的运算放大器,在所述低电压输入信号的输入端及所述运算放大器的输出端之间串联连接第1和第2静电容,使得放大率在1以上,将该第1和第2静电容的连接点连接到所述运算放大器的反相输入。
4.一种反相放大电路,其特征在于,具备权利要求1所述的运算放大器,在所述低电压输入信号的输入端及所述运算放大器的输出端之间串联连接第1和第2电阻,使得放大率在1以上,将该第1和第2电阻的连接点连接到所述运算放大器的反相输入。
全文摘要
本发明提供可缩小差动晶体管的尺寸及布图面积等的运算放大器。在被输入低电压信号的差动放大电路(12)的后级上连接高耐压的电流镜电路(14)的运算放大器中,差动放大电路(12)的N沟道FET即低耐压晶体管(24、26)与输入端子(20、22)连接,各漏极经由连接点(N1、N2)连接到N沟道高耐压晶体管(28、30)连接,各栅极上均被供给偏压电位(BIAS2)。低耐压晶体管(24、26)的源极与低耐压晶体管(34)的漏极连接,其栅极上被供给偏压电位(BIAS1),起电流源的作用,低耐压晶体管(24、26、34)的晶体管尺寸设定为小于高耐压晶体管。
文档编号H03F3/45GK1953321SQ200610139638
公开日2007年4月25日 申请日期2006年9月20日 优先权日2005年10月21日
发明者樋口钢儿 申请人:冲电气工业株式会社
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1