专利名称：具有50%工作周期的可编程分频器的制作方法
技术领域：
本发明涉及一种分频器，特别是涉及一种具有50%工作周期的可编程分频器。
背景技术：
请参考图1,图1为现有分频器IO的示意图。分频器10包含一计数器 12， 一比较器"以及一T型触发器16。计数器12依据一参考频率Fref的 上升缘，输出一序列计数。比较器14可比较一数值n与计数器12的计数， 当数值n与计数器12的计数相等时，比较器14会输出一高电平方波，计数 器U被比较器14输出的高电平方波触发而重置为启始状态，重新依据参考 频率Fref的上升缘，输出一序列计数Scn。 T型触发器16受到比较器14输 出的高电平方波触发，其输出讯号就会反相，因此，分频器10藉计数器12 及比较器14所形成的闭回路以及一 T型触发器16即可输出一除以2n的频 率Fc2n。请参考图2,图2为现有分频器10输出1/4倍频Fc4相关波形的示意图。 当分频器10需输出1/4倍频Fc4时，比较器14的比较数n会被设为2。计 数器12依据参考频率Fref的上升缘输出序列计数，当计数器12的计数为2 时，比较器14会输出高电平讯号，计数器12被比较器14输出的高电平方 波触发而重置为启始状态，重新由O开始计数，因此计数器12的序列计数 Sen为每2计数即循环一次。T型触发器16受比较器14输出的高电平讯号 触发，其输出讯号就会反相，如此即可由T型触发器16输出端输出工作周 期为50%的1/4倍频Fc4。对于奇数倍的分频，则比较数n必须在n+l与n之间切换，才能输出一 除以2n+l的频率Fc2n+l。请参考图3，图3为现有分频器10输出1/3倍频 Fc3相关波形的示意图。计数器12依据参考频率Fref的上升缘输出序列计 数， 一开始当计数器12的计数为2时，比较器14才会输出一高电平方波， 计数器12被比较器14输出的高电平方波触发而重置为启始状态，重新由0 开始计数，接着当计数器12的计数为1时，比较器14就会输出一高电平方 波，同时计数器12被重置为启始状态，重新由0开始计数，之后当计数器 12的计数为2时，比较器14才会输出一高电平方波，如此循环下去。T型 触发器16受比较器14输出的高电平讯号触发，其输出讯号就会反相，由T 型触发器16输出的1/3倍频Fc3的工作周期约为33%,因此当分频数为奇 数时，分频器10就会发生频率Fc2n+l的工作周期不对称的问题。发明内容本发明提供一种具有50%工作周期的可编程分频器，包含一反相选择装 置，用来于一分频数为奇数且接收到一触发信号的瞬变时，调整该触发信号 的瞬变之后传来的一输入时钟信号相对于该触发信号的瞬变之前传来的该 输入时钟信号反相，以产生一修改的时钟信号； 一第一触发器，包含一时钟 输入端，用来输入一关闭信号的互补信号， 一数据输入端，用来输入该修改 的时钟信号的互补信号，以及一正输出端； 一与门，包含二输入端，分别耦 接该反相装置的输出端以及该第一触发器的正输出端，以及一输出端，用来 输出一延迟的时钟信号； 一计数器，耦接于该与门的输出端，用来依据该延 迟的时钟信号以及该分频数产生该触发信号；以及一第二触发器，包含一时 钟输入端，耦接于该计数器的输出端， 一数据输入端， 一负输出端耦接于该 数据输入端，以及一正输tH端，用来输出一输出时钟信号。
图1为现有分频器的示意图。图2为图1的分频器输出1/4倍频Fc4相关波形的示意图。 图3为图1的分频器输出1/3倍频Fc3相关波形的示意图。 图4为本发明可编程分频器的示意图。 图5为图4的反相选择装置的示意图。 图6为图5的与非门组合电路的示意图。 图7为图4的计数器的示意图。图8为图4的可编程分频器输出1/5倍输出时钟信号的相关时序的示意图。图9为图4的可编程分频器输出1/6倍输出时钟信号的相关时序的示意图。附图符号说明10现有分频器12计数器14比较器16T型触发器20可编程分频器22反相选择装置24第一触发器26计数器28第二触发器30或门32第一或非门34第一与门36第三触发器38第一与非门组合电路40第一与非门组合电路41--43第一至第三反相器46--48第一至第三与非门51--53第四至第六触发器55第二与门56第三与门57第四与非门58第二或非门61-64同门(异或非门)具体实施方式
请参考图4，图4为冬发明可编程分频器20的示意图。可编程分频器 20包含一反相选择装置22、 一第一触发器24、 一计数器26、 一第二触发器 28、 一或门30、 一第一或非门32以及一第一与门34。可编程分频器20的 输入信号包含一重置信号RST、 一关闭(power down)信号PD、 一输入时钟信 号CKIN以及一分频数的设定值N。设定值N加1等于分频数，所以若分频数 为奇数，则设定值N为的最低有效位(least significant bit, LSB)C1为0, 若分频数为偶数，则设定值N为的最低有效位CI为1。重置信号RST以及关 闭信号PD输入或门30产生一电源重置信号PR,电源重置信号PR再与计数 器26的输出信号RBC输入或非门32产生触发信号RB1。反相选择装置22 接收输入时钟信号CKIN、设定值N的位CI以及触发信号RB1。反相选择装 置22于分频数为奇数且接收到触发信号RBI的瞬变时，调整于触发信号RBI 的瞬变之后传来的输入时钟信号CKIN相对于触发信号RBI的瞬变之前传来 的输入时钟信号CKIN反相，以产生一修改的时钟信号CKINA。第一触发器 24的数据输入端接收修改的时钟信号的互补信号CKINAB,第一触发器24的
时钟输入端接收关闭信号的互补信号PDB,所以第一触发器24的正输出端输 出一时钟导通(clock-on)信号CKON。修改的时钟信号CKINA以及时钟导通信 号CK0N输入与门34产生一延迟的时钟信号CKINA1。计数器26依据设定值 N以及延迟的时钟信号CK1NA1产生输出信号RBC,计数器26的输出信号RBC 由第二触发器28的时钟输入端输入，因为第二触发器28的负输出端耦接于 第二触发器28的数据输入端，所以当第二触发器28的时钟输入端被触发时， 第二触发器28的正输出端所输出的信号就会反相，形成50%工作周期的输出 时钟信号F0UT。请参考图5，图5为图4的反相选择装置22的示意图。反相选择装置 22包含一第三触发器36、第一与非门组合电路38、 一第二与非门组合电路 40以及第一至第三反相器41-43,其中第一与第二与门组合电路38、 40分 别具有一第一输入端CK1、 一第二输入端C0NT1、 一第三输入端CK2、 一第四 输入端C0NT2以及一输出端CKS。反相选择装置22接收输入时钟信号CKIN、 设定值N的位C1以及触发信号RBl,以产生修改的输入信号CKINA。时钟信 号CKIN由第一与非门组合电路38的第三输入端CK2输入，也经由第一反相 器41输入第一与非门组合电路38的第一输入端CK1。设定值N的位Cl由第 一与非门组合电路38的第四输入端C0NT2输入，也经由第二反相器42输入 第一与非门组合电路38的第二输入端C0NT1。触发信号RB1由第三触发器 36的时钟输入端输入，第三触发器36的负输出端耦接于第三触发器36的数 据输入端，第三触发器36的正输出端耦接于第二与非门组合电路40的第二 输入端C0NT1,也经由第三反相器43耦接于第二与非门组合电路40的第四 输入端C0NT2。第二与非门组合电路40的第三输入端CK2耦接于第一与非门 组合电路38的第一输入端CK1,第二与非门组合电路40的第一输入端CK1 耦接于第一与非门组合电路38的输出端。第二与非门组合电路40的输出端 输出修改的输入信号CKINa。请参考图6，图6为图5的第一与非门组合电路38的示意图。第二与非 门组合电路40的结构与第 一与非门组合电路38相同。第一与非门组合电路 38包含三个与非门46-48,每一与非门具有二输入端以及一输出端。第一与 非门46的输出端以及第二与非门47的输出端分别耦接于第三与非门48的 二输入端。第一与非门46的二输入端分别对应于第一与非门组合电路38的 第一输入端CK1以及第二输入端C0NT1,第二与非门47的二输入端分别对应
于第一与非门组合电路38的第三输入端CK2以及第四输入端C0NT2,第三与 非门48的输出端对应于第一与非门组合电路38的输出端CKS。请参考图7，图7为图4的计数器26的示意图。计数器26包含第四触 发器51、第五触发器52、第六触发器53、四个同门61-64、第二与门55、 第三与门56、 一第四与非门57以及一第二或非门58，上述的每一逻辑门都 具有二输入端以及一输出端，而上述的每一触发器的负输入都耦接于本身的 数据输入端。计数器26的愉入信号包含延迟的时钟信号CHNA1以及设定值 N，其中设定值N由四个位C8、 C4、 C2、 Cl所组成，位C8为最有效位(MSB), 位Cl为最低有效位(LSB)。延迟的时钟信号CKINA1输入到第四触发器51的 时钟输入端以及第一同门61的第一输入端，第一同门61的第二输入端用来 输入设定值N的位Cl。第四触发器51的正输出端耦接于第五触发器52的时 钟输入端以及第二同门62的第一输入端，第二同门62的第二输入端用来输 入设定值N的位C2。第五触发器52的正输出端耦接于第六触发器53的时钟 输入端以及第三同门63的第一输入端，第三同门63的第二输入端用来输入 设定值N的位C4。第六触发器53的正输出端耦接于第四同门64的第一输入 端，第四同门64的第二输入端用来输入设定值N的位C8。第一同门61以及 第三同门63的输出端分別耦接于第二与门55的二输入端，第二同门62以 及第四同门64的输出端分别耦接于第三与门56的二输入端。第二与门55 以及第三与门56的输出端分别耦接于第四与非门57的二输入端，第四与非 门57的输出端耦接于第二或非门58的二输入端，第二或非门58的输出端 输出计数器26的输出信号RBC。请参考图8,图8为图4的可编程分频器20输出1/5倍输出时钟信号 FOUT的相关时序的示意图，反相选择装置22接收输入时钟信号CKIN、设定 值N的位C1以及触发信号RB1，在本实施例中，分频数为5,所以设定值N 的位C8、 C4、 C2、 C1分别为0、 1、 0、 0。当设定值N的C1为0且反相选择 装置22接收到触发信号RB1的瞬变时,反相选择装置22会将于触发信号RB1 的瞬变之后传来的输入时钟信号CKIN相对于触发信号RB1的瞬变之前传来 的输入时钟信号CKIN反相，产生修改的时钟信号CKIM,如图8中的修改的 时钟信号CKINA所示，t2时段的信号相对于触发信号RB1的瞬变之前的tl 时段的信号反相。时钟导通信号CK0N是利用修改的时钟信号的互补信号 CUNAB以及关闭信号的互补信号PDB输入到第一触发器24所产生，延迟的 时钟信号CKINA1则是修改的时钟信号CKINA以及时钟导通信号CK0N作逻辑 r与」运算的结果。计数器26依据延迟的时钟信号CKINA1以及设定值N来 做计数，产生输出信号RBC，计数器的输出信号RBC—方面与电源重置信号 PR作逻辑「或非」的运算产生触发信号RB1，另一方面也用来触发第二触发 器28,形成50%工作周期的输出时钟信号F0UT。请参考图9,图9为图4的可编程分频器20输出1/6倍输出时钟信号 F0UT的相关时序的示意图，分频数为6时，设定值N的位C8、 C4、 C2、 Cl 分别为0、 1、 0、 1。当设定值N的C1为1时，反相选择装置22产生的修改 的时钟信号CKINA与输入时钟信号CKIN相同，再利用修改的时钟信号CKINA 产生延迟的时钟信号CKINA1。接着，计数器26依据延迟的时钟信号CKINA1 以及设定值N来做计数，产生输出信号RBC触发第二触发器28,以输出具有 50y。工作周期的输出时钟信号FOUT。由上述可知，可编程分频器20在分频数 为偶数时与分频数为奇数时最大的不同就是反相选择装置22产生的修改的 时钟信号CKINA，然而不论分频数为奇数或偶数，可编程分频器22都可输出 具有50%工作周期的输出时钟信号FOUT。综上所述，本发明可编程分频器包含一反相选择装置、 一第一触发器、 一与门、 一计数器以及一第二触发器。该反相选择装置用来于一分频数为奇 数且接收到一触发信号的瞬变时，调整于该触发信号的瞬变之后传来的一输 入时钟信号相对于该触发信号的瞬变之前传来的该输入时钟信号反相，以产 生一修改的时钟信号，再利用该第一触发器产生一时钟导通信号，该修改的 时钟信号以及该时钟导通信号经过该与门产生一延迟的时钟信号。该计数器 依据该延迟的时钟信号以及该分频数的设定值触发该第二触发器，第二触发 器的负输出端耦接于其数据输入端形成一除2电路，因此得到具5oy。工作周 期的输出时钟信号。以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有50％工作周期的可编程分频器，包含一反相选择装置，用来于一分频数为奇数且接收到一触发信号的瞬变时，调整该触发信号的瞬变之后传来的一输入时钟信号相对于该触发信号的瞬变之前传来的该输入时钟信号反相，以产生一修改的时钟信号；一第一触发器，包含一时钟输入端，用来输入一关闭信号的互补信号，一数据输入端，用来输入该修改的时钟信号的互补信号，以及一正输出端；一与门，包含二输入端，分别耦接该反相装置的输出端以及该第一触发器的正输出端，以及一输出端，用来输出一延迟的时钟信号；一计数器，耦接于该与门的输出端，用来依据该延迟的时钟信号以及该分频数产生该触发信号；以及一第二触发器，包含一时钟输入端，耦接于该计数器的输出端，一数据输入端，一负输出端耦接于该数据输入端，以及一正输出端，用来输出一输出时钟信号。
2. 如权利要求1所述的可编程分频器，其中该第一触发器以及该第二 触发器为D型触发器。
3. 如权利要求1所述的可编程分频器，其中该反相选择装置包含一第三触发器，包含一时钟输入端，用来输入该触发信号， 一数据输入端， 一负输出端耦接于该数据输入端，以及一正输出端；一第一与非门组合电路，包含一第一输入端，用来输入该输入时钟信号的互补信号， 一第二输入端，用来输入该分频数的设定值的互补值， 一第三 输入端，用来输入该输入时钟信号， 一第四输入端，用来输入该分频数的设 定值，以及一输出端；以及一第二与非门组合电路，包含一第一输入端，耦接于该第二与非门组合电路的输出端， 一第二输入端，耦接于该第三触发器的正输出端， 一第三输 入端，耦接于该第二与非门组合电路的第一输入端， 一第四输入端，经由一 反相器耦接于该第三触发器的正输出端，以及一输出端，用来输出该修改的 时钟信号。
4. 如权利要求3所述的可编程分频器，其中该第三触发器为D型触发器。
5. 如权利要求3所述的可编程分频器，其中该第一与非门组合电路以及该第二与非门组合电路分别包含一第一与非门，包含二输入端以及一输出端； 一第二与非门，包含二输入端以及一输出端；以及 一第三与非门，包含二输入端，分别耦接于该第一与非门以及第二与非 门的输出端，以及一4命入端。
6. 如权利要求1所述的可编程分频器，其中该计数器包含 一第四触发器，包含一时钟输入端，用来输入该延迟的时钟信号， 一数据输入端， 一负输出端耦接于该数据输入端，以及一正输出端；一第五触发器，包含一时钟输入端，耦接于该第四触发器的正输出端， 一数据输入端， 一负输出端耦接于该数据输入端，以及一正输出端；一第六触发器，包含一时钟输入端，耦接于该第五触发器的正输出端， 一数据输入端， 一负输出端耦接于该数据输入端，以及一正输出端；一第一同门，包含一第一输入端，用来输入该分频数的设定值的第一位， 一第二输入端，耦接于该第四触发器的时钟输入端，以及一输出端；一第二同门，包含一第一输入端，用来输入该分频数的设定值的第二位， 一第二输入端，耦接于该第四触发器的正输出端，以及一输出端；一第三同门，包含一第一输入端，用来输入该分频数的设定值的第三位， 一第二输入端，耦接于该第五触发器的正输出端，以及一输出端；一第四同门，包含一第一输入端，用来输入该分频数的设定值的第三位， 一第二输入端，耦接于该第六触发器的正输出端，以及一输出端；一第第二与门，包含二输入端，分别耦接于该第一以及第三同门的输出 端，以及一llr出端；一第三与门，包含二输入端，分别耦接于该第二以及第四同门的输出端， 以及一输出端；一第四与非门，包含二输入端，分别耦接于该第二以及第三与门的输出 端，以及一输出端；以及一第二或非门，包含二输入端，分别耦接于该第四与非门的输出端，以 及一输出端。
7. 如权利要求1所述的可编程分频器，其中该第四触发器、第五触发 器以及该第六触发器为D型触发器。
8.如4又利要求1所述的可编程分频器，还包含一或门，包含二输入端，用来输入一重置信号以及一关闭信号，以及一输出端；以及一或非门，包含一第一输入端，耦接于该计数器的输出端， 一第二输入 端，耦接于该或门的输出端，以及一输出端，耦接于该反相选择装置。
全文摘要
可编程分频器包含一反相选择装置、二触发器、一与门以及一计数器。该反相选择装置用来于一分频数为奇数且接收到一触发信号的瞬变时，调整于该触发信号的瞬变之后传来的一输入时钟信号相对于该触发信号的瞬变之前传来的该输入时钟信号反相，以产生一修改的时钟信号，再与该第一触发器产生的一时钟导通信号经过该与门产生一延迟的时钟信号。该计数器依据该延迟的时钟信号以及该分频数的设定值触发该第二触发器，第二触发器的负输出端耦接于其数据输入端形成一除2电路，因此得到具50％工作周期的输出时钟信号。
文档编号H03K21/00GK101154945SQ20061014122
公开日2008年4月2日 申请日期2006年9月28日 优先权日2006年9月28日
发明者严敏男 申请人:升达半导体股份有限公司