专利名称：多模式时钟发生器的制作方法
技术领域：
本发明涉及集成电路，具体地说，涉及多模式时钟发生器。
背景技术：
在现代集成电路(IC)诸如微处理器中，尤其由于电路切换的缘故，抑制电源噪声变得更加困难了。例如时钟选通是控制平均功率消耗的通用方法。但是，可惜当装置的一些大部件接通和断开时，可能会引起大的电流变化，从而在电源网络中引起响应(例如电压下降)。虽然这种下降期间由时钟分布网络驱动的电路变成不能用较高频率工作，但是时钟发生器(诸如锁相环(PLL)频率发生器)可能设计成以它的目标频率连续工作。为了补救这种不调和，一些传统的解决方案涉及使时钟发生器以总体降低的目标频率工作，使得由时钟驱动电路在这种下降期间能够相适应地工作。这就需要一种新颖的方法。
发明内容
在本发明的一个方面，提供一种具有带有输出端的至少一个多模式时钟发生器的芯片，所述芯片包括提供基本上稳定的第一时钟的第一时钟源和提供其频率基本上跟踪电源的第二时钟的第二时钟源，当供电充足时，在所述时钟发生器输出端向所述时钟发生器可选择地提供第一时钟源，而当供电不足时，在所述时钟发生器输出端向所述时钟发生器可选择地提供第二时钟源。
在一个实施例中，第一时钟源包括提供第一时钟的PLL电路。
在一个实施例中，时钟发生器包括多路复用器，多路复用器耦合到PLL和第二时钟，以便在时钟发生器输出端可选择地提供第一PLL时钟和第二时钟中的一个。
在一个实施例中，第二时钟源包括延迟线，延迟线耦合在时钟发生器输出端和多路复用器的输入端之间以便提供第二时钟。
在一个实施例中，时钟发生器包括选择控制电路，选择控制电路耦合到PLL电路、延迟线并且耦合到多路复用器，以便根据第一和第二时钟之间的相位差选择控制多路复用器。
在一个实施例中，选择控制电路包括检测第二时钟跌到低于第一时钟的时间的第一相位检测器。
在一个实施例中，选择控制电路包括确定第二时钟返回上升到高于第一时钟的时间的第二相位检测器。
在一个实施例中，第二相位检测器包括具有一个或多个相位检测器级的环形相位检测器。
在一个实施例中，时钟发生器包括完成电路，完成电路耦合到PLL和第二时钟，以便在时钟发生器输出端可选择地提供第一PLL时钟和第二时钟中的一个。
在一个实施例中，第二时钟源包括延迟线，延迟线耦合在时钟发生器输出端和完成电路的输入端之间以便提供第二时钟。
在一个实施例中，延迟线包括能够提供单周期延时的可调谐延迟线。
在本发明的第二方面，提供一种具有至少一个微处理器的集成电路芯片，所述集成电路芯片包括具有时钟发生器的至少一个核心，时钟发生器耦合到时钟分布网络以便向其提供发生器时钟，时钟发生器包括提供第一时钟的第一时钟源和提供其频率至少不直接跟踪向时钟分布网络的供电的第二时钟的第二时钟源，当第二时钟超前于第一时钟时，时钟发生器可选择地提供第一时钟作为发生器时钟，而当第二时钟滞后于第一时钟时，时钟发生器可选择地提供第二时钟作为发生器时钟。
在一个实施例中，第一时钟源包括提供第一时钟的PLL电路。
在一个实施例中，时钟发生器包括多路复用器，多路复用器耦合到PLL和第二时钟源，以便可选择地提供第一PLL时钟和第二时钟中一个作为发生器时钟。
在一个实施例中，第二时钟源包括延迟线，延迟线耦合在时钟发生器和多路复用器的输入端之间以便提供第二时钟。
在一个实施例中，时钟发生器包括选择控制电路，选择控制电路耦合到PLL电路、延迟线并且耦合到多路复用器，以便根据第一和第二时钟之间的相位差选择控制多路复用器。
在一个实施例中，选择控制电路包括当第二时钟滞后于第一时钟时执行检测的第一相位检测器。
在一个实施例中，选择控制电路包括确定第二时钟返回上升到高于第一时钟的时间的第二相位检测器。
在本发明的第三方面，提供一种计算机系统，所述计算机系统包括(a)微处理器，它包括具有时钟发生器的至少一个核心，时钟发生器耦合到时钟分布网络以便向其提供发生器时钟，时钟发生器包括提供第一时钟的第一时钟源和提供其频率至少不直接跟踪向时钟分布网络的供电的第二时钟的第二时钟源，当第二时钟超前于第一时钟时，时钟发生器可选择地提供第一时钟作为发生器时钟，而当第二时钟滞后于第一时钟时，时钟发生器可选择地提供第二时钟作为发生器时钟；以及(b)无线接口，它耦合到微处理器，以便以通信方式把微处理器与无线网络链接。
在一个实施例所述时钟发生器包括多路复用器，多路复用器耦合到第一和第二时钟源，以便可选择地提供第一和第二时钟中的一个作为发生器时钟，第一时钟由PLL产生，而第二时钟由延迟线产生。
在本发明的第三方面，提供一种具有时钟发生器的芯片，所述发生器包括用于提供基本上稳定的第一时钟的装置；以及用于提供其频率基本上跟踪电源的第二时钟的装置，当供电充足时提供第一时钟，而当供电不充足时提供第二时钟。
在一个实施例中，用于提供第一时钟的装置包括PLL电路。
在一个实施例中，时钟发生器包括多路复用器，多路复用器耦合到PLL和用于提供第二时钟的装置，以便可选择地提供或者第一时钟或者第二时钟。
在一个实施例中，用于提供第二时钟的装置包括延迟线，延迟线耦合在时钟发生器输出端和多路复用器的输入端之间以便提供第二时钟。
在一个实施例中，时钟发生器包括选择控制电路，选择控制电路耦合到PLL、延迟线并且耦合到多路复用器，以便根据第一和第二时钟之间的相位差选择控制多路复用器。
在一个实施例中，选择控制电路包括检测第二时钟跌到低于第一时钟的时间的第一相位检测器。
在一个实施例中，选择控制电路包括确定第二时钟返回上升到高于第一时钟的时间的第二相位检测器。
在一个实施例中，第二相位检测器包括具有一个或多个相位检测器级的环形相位检测器。
在一个实施例中，所述时钟发生器包括完成电路，完成电路耦合到PLL和用于提供第二时钟的装置，以便在时钟发生器输出端可选择地提供第一PLL时钟和第二时钟中的一个。
在一个实施例中，用于提供第二时钟的装置包括延迟线，延迟线耦合在时钟发生器输出端和完成电路的输入端之间以便提供第二时钟。
附图中以举例的方式而非限制的方式图解说明本发明的实施例，附图中相同的标号指相似的元件。
图1A是根据一些实施例的新颖的时钟发生器系统的方框图。
图1B是说明根据一些实施例的图1A的系统的工作电源电平和时钟发生器源频率的曲线图。
图2A是根据一些实施例的适用于图1A的系统的时钟发生器系统的原理图。
图2B是说明根据一些实施例的图2A的系统的工作的时序图。
图3A是时钟发生器系统的另一个实施例的原理图。
图3B是说明根据一些实施例的图3A系统的工作的时序图。
图4是根据一些实施例的适用于图3A系统的完成电路的原理图。
图5是具有根据一些实施例的新颖的时钟发生器系统的计算机系统的方框图。
具体实施例方式
时钟发生器通常使用锁相环(PLL)频率合成器产生强健的恒定频率源，所述频率源在电源的尖峰脉冲和噪声下能够恢复到原来状态。可惜，在大的供电下降的情况下，电路系统(诸如微处理器核心)会被损伤，而不能以其它正常频率级正常地工作。因此，在供电下降期间，电路系统不能以PLL产生的频率工作。与这里说明的一些实施例一样，在供电下降事件期间，时钟发生器源可以从PLL发生器切换到辅助振荡器，所述辅助振荡器的频率跟随电源电平，因而随供电下降而降低。
参考图1A和1B，图中示出与时钟分布网络110连接、以便把发生器时钟(CLK OUT)提供给时钟分布网络的时钟发生器100。时钟发生器100通常包括第一时钟源(PLL 102)、选择控制电路104、第二时钟源(由延时线106构成的辅助振荡器105)和多路复用器(MUX)108，如图所示，它们连接在一起。时钟发生器100在其输入端接收PLL102使用的基准时钟信号(REF CLK)，并在其输出端产生发生器时钟(CLK OUT)。
如图1B所示，PLL产生基本上恒定的频率(FPLL)，如果更迭的话，所述频率可以比其它可能的频率(如FPLL OLD)高，在电源电平下降期间，第二时钟源不能使用。第二时钟源(辅助振荡器105)的频率(FOSC)基本上跟踪电源电平。因此，当FOSC下降到低于PLL的频率(表示供电已下降)时，辅助振荡器105被交换代替PLL作为时钟发生器100的时钟源。相反，当辅助振荡器的频率(FOSC)回升到高于PLL频率时，PLL被交换回来作为时钟发生器源。
所描述的多路复用器108为2∶1的多路复用器，具有输出端、第一和第二输入端以及与选择控制电路104连接以便选择或者把所述第一输入端或者把所述第二输入端连接到多路复用器输出端的的控制输入端。PLL 102与多路复用器的输入端连接。多路复用器的其它输入端与延时线106的输出端连接。延时线106的输入端与时钟发生器的输出端连接，时钟发生器的输出端处在多路复用器108的输出端。除了与多路复用器108的控制输入端连接外，选择控制电路还与PLL 102和延时线106的输出端连接，以便监控它们的时钟(FPLL和FOSC)。
PLL 102可以用任何合适的PLL电路实现，以便产生PLL输出时钟，PLL输出时钟跟踪输入端的基准时钟。在一些实施例中，它产生能恰当地不受来自其电源的噪声的影响的时钟信号。类似地，延时线106可以用任何合适的电路实现。在上述实施例中，它包括奇数个级联的级，以便为在正常工作条件下产生导出PLL输出时钟脉冲的时钟脉冲的恰当延时(如，1/2或3/2周期)。延时线106由给时钟分布网络110中一个或多个相关电路供电的电源(如，供电电压)供电。这样，它就提供了与时钟分布网络或微处理器核心中相关电路系统的电源电平成反比的延时。它可以是可调谐的(例如，通过熔断微调(fuse trimming))，以便产生PLL输出(当在多路复用器上选择PLL时)的延时版本，使它能恰当地超前PLL输出时钟。随着电源电平的下降，延时量增加，如果供电下降足够大，就会使其频率(FOSE)实际上滞后于PLL的频率。这在图1B作了一般说明，在图2B作了更准确的说明(下面讨论)。
工作时，选择控制电路104监控在PLL的输出端和延时线上产生的频率，以便确定超前的是哪一个频率。这样延时线106配置，使得在正常工作下其频率超前PLL信号频率。在这个时间内，它控制多路复用器选择PLL作为时钟发生器的源，以便提供时钟输出(CLKOUT)信号。
如果供电出现下降，延时线外的频率(FOSC)下降。如果供电下降足够大，它最后就开始滞后于PLL频率。选择控制电路104检测这种情况，并使得在多路复用器108上选择延时线的输出而不是PLL。当出现这种情况时，延时线106的输入端连接到它的输出端，从而构成闭环并形成环形振荡器，环形振荡器在时钟发生器的输出端产生时钟。产生的频率(FOSC)将一般地跟踪电源电平，因而它提供相关时钟分布和微处理器核心电路系统可以处理的时钟。
参考图2A和2B，图中示出根据一些实施例的时钟发生器100，特别是选择控制电路104的实现方案的更详细情况。选择控制电路104通常包括第一相位检测器202、第二相位检测器203和R/S锁存器212。第一相位检测器202的输出端与R/S锁存器212的设置(Set)输入端连接，而第二相位检测器203的输出端与锁存器的复位(Reset)输入端连接。R/S锁存器的输出端依次与多路复用器108的控制输入端连接，以便或者选择PLL或者选择辅助振荡器(延时线106)加到时钟发生器的输出端。(应当指出，为方便起见，术语延时线和辅助振荡器可以互换使用，虽然应该明白，在所述实施例中，一直到它的输出端通过多路复用器与它的输入端连接为止，延时线都不会形成振荡器)。
第一相位检测器202检测什么时候辅助振荡器频率(FOSC)跌到PLL频率(FPLL)以下。当发生这种情况时，它就将R/S锁存器置位，从而控制多路复用器108以便选择延时线106而不是PLL，这导致建立辅助振荡器105并提供时钟发生器的输出时钟。第二相位检测器203检测什么时候辅助振荡器的频率反过来上升到PLL频率以上。当发生这种情况时，它把R/S锁存器212复位，从而控制多路复用器108再次选择PLL作为为时钟发生器的输出。
第一相位检测器可以用检测PLL和辅助振荡器信号之间的相位差和/或频率差的合适电路实现。在所述实施例中，相位检测器202用触发器(例如D型触发器)式检测器实现。在每一个周期中，如果PLL边沿首先到达，则检测器就插入，而如果辅助振荡器边沿首先到达，则检测器就撤销。这样，如图2B所示，在正常工作条件(撤销“交换”，而FOSC处于FPLL之上)下，延时线边沿首先到达相位检测器202，从而把R/S锁存器210的输出保持在被撤销的状态，以便选择PLL作为时钟发生器源。但是，当FOSC落在FPLL后时，相位检测器202插入，从而将R/S锁存器210置位，使它选择延时线(辅助振荡器)而不是PLL作为时钟源。图2B中示出这种情况，其中交换信号从低转变到高。第一相位检测器202的插入还激活环形(circular)相位检测器203，以便当电源从它的下降期恢复并且FOSC的累积相位与FPLL的累积相位重新对准时开始跟踪后交叉点。
第二相位检测器203可以包括用于检测辅助振荡器的累积相位与PLL的累积相位交叉(例如，从上面返回)的时间的任何合适的电路。最好在无缝的、没有低频干扰的操作的适当的时刻交换时钟。在所述实施例中，使用能够检测在多个周期范围内被激活一次的这种变化的环形相位检测器。环形相位检测器203一般包括多路复用器204A/B、触发器206A/B、相位检测器(例如用于第一相位检测器的类型)208和”与非”门210，它们连接在一起，如图所示。环形相位检测器203被分成第一和第二(“A”和”B”)部分，每一部分由耦合到一个或多个级联在一起的触发器级206A/B的多路复用器204A/B构成，触发器级206A/B的输出端返回耦合到多路复用器。固定的”1”和”0”的输入信号加到多路复用器204A/B的输入端。来自每一个触发器级206A/B的输出还耦合到相关的相位检测器208，而来自每一个相位检测器208的输出端耦合到”与非”门210的输入端，”与非”门210的输出端耦合到R/S锁存器212的复位输入端。
第一环形部分(“A”部分)跟踪PLL的时钟(FPLL)，而第二环形部分(“B”部分)跟踪辅助振荡器的时钟(FOSC)。开始(例如启动时)，触发器链206A/B被复位为撤销(“0”)状态，而相位检测器208的输出被插入，这导致”与非”门210撤销。在正常的工作条件下(即，当PLL作为时钟发生器输出的源并且FPLL在FOSC以上时)，这样选择每一个多路复用器204A/B的”0”输入，使得”0”循环通过每一部分。但是，当第一相位检测器202插入(当辅助振荡器频率跌到低于PLL频率时)，它使多路复用器204A/B选择”1”输入。这使单周期宽的令牌(token)通过每一个触发器链。实质上，由此在第一和第二链之间创建了”令牌”路线。以迭代的方式将FOSC和FPLL的相位逐对地比较，如图2B中斜线所示。当出现这种情况时，每一个相位检测器208的输出将取决于在给定的相位检测器中哪一个链的令牌首先插入。这取决于哪一个时钟(FOSC和FPLL)边沿首先到达所述相位检测器208级的触发器。(相位检测器208的输出缺省状态为高。)通常PLL的时钟开始时较快，因而使它的触发器首先插入，这使所述级的相位检测器208保持高。但是在辅助振荡器时钟频率再次上升到PLL的频率以上之后，并且它的累积相位超前于PLL的累积相位，沿所述线而下的某地方，它将使它的触发器中的一个首先插入，然后这将使有关的相位检测器208变为低。这使”与非”门的输出插入，这导致R/S锁存器212复位，从而导致R/S锁存器的输出再次控制多路复用器108选择PLL 102作为时钟发生器输出的源。这种情况在图2B中示出，其中交换信号再次变为低。
应当指出，在该实施例的情况下，第二(环形)相位检测器203可以跟踪多达4个周期，因为它具有4个相位检测器208级。但是能够实现多少级，这取决于具体的设计考虑。此外，应该明白，本发明不限于第二相位检测器电路的具体的实现方案。根据具体设计的考虑(例如，等待时间、跟踪精度等)，可以使用用于选择控制电路104的其它合适的电路。在下文中，给出了供选择的实施例。
图3A和3B示出根据一些其它实施例的时钟发生器300。它除了以下各个部分之外类似于时钟发生器100不同的选择控制电路304；具有更大延时(例如一个整周期)并分出(例如在3/4周期处)到选择控制电路304的反馈的延时线306；以及代替多路复用器的混合完成电路(hybrid completion circuit)316。(图4示出根据一些实施例的混合完成电路316。)延时线306的延时的整个周期提供更大的延时灵活性(例如，提供种类繁多的延时长度以便调谐到不同的频率阈值)。混合完成电路为自动切换作好准备。即，通过完成电路316自动地进行近距(例如达到1/4周期)切换而不必等待选择控制电路304。完成电路316传送稍后同相到达(即，滞后于其它信号的信号)的或者FPLL或者FOSC的时钟信号。这种”无缝”切换为选择控制电路304赢得了一些时间以便处理亚稳度。在所述实施例中，通过以下方法来增强选择控制电路304中的亚稳度抗扰度在第一相位检测器302中附加两个触发器；以及在”与非”门210、以及延时线306上的3/4抽头和R/S锁存器212之间耦合两个或两个以上的触发器314。借助于完成电路316，在较宽的操作窗口范围内(例如，一直到0.25个下降周期之后)不需要来自选择控制电路304的相位检测。
图4示出图3的根据一些实施例的混合完成电路316。当最优先信号(override signal)(FPLLoverride和FOSCoverride)被去激活(低)时，混合完成电路起通常的C元件的作用。接通任一个最优先信号都会导致忽略对应的输入信号，从而将电路转换成另一个输入信号的倒相器。这样，在所述实施例中，FOSC最优先输入信号被束缚在低电平，而FPLL最优先输入信号耦合到交换信号(在R/S锁存器212的输出端上)。
这样，在正常工作状态下(当电源没有下降时)，交换信号为低，这使混合完成电路316起通常的完成电路的作用。最后到达的时钟边沿(来自FOSC和FPLL)将直通耦合到输出端。这样，在正常条件下(在延时线时钟超前于PLL时钟的情况下)，PLL将起时钟发生器300的时钟源的作用。换句话说，在延时线的时钟滞后于PLL时钟时的下降事件期间，完成电路316有效地把延时线的输出(而不是PLL时钟)耦合到时钟发生器的输出端。与此期间，如果持续下降(例如，在1/4周期之后)，那么，第一相位检测器302检测交叉并使交换信号变为高，这插入FPLLoverride，使得在相位差可能超出完成电路316的范围时，延时线的输出端耦合到时钟发生器的输出端。这样，在下降事件期间，辅助振荡器(与延时线连接)用作时钟发生器源，一直到FOSC的累积相位返回到超前于FPLL为止，这使交换再次变为低，而电路的工作如前所述。
参考图5，图中示出计算机系统的例子。所述系统一般包括与电源504连接的处理器502、无线接口506和存储器508。计算机系统连接到电源504以便在运行时接收来自电源的功率。它利用单独的点对点链路耦合到无线接口506和存储器508，以便与各个部件通信。计算机系统还包括根据上面说明的新颖的时钟发生器电路配置的一个或多个时钟发生器电路503。例如，时钟发生器503可以连接成把时钟信号提供给微处理器502中的核心。无线接口起以通信联络的方式将其链接到无线网络(例如，通过无线路由器)的作用。
应该指出，上述系统可以用不同形式实现。即，它可以用单芯片模块、电路板或具有多块电路板的底盘实现。类似地，它可以由一台或多台复杂的计算机构成，或者它可以由计算系统中有用的部件构成。
本发明不局限于上述实施例，而可以在附属的权利要求书的精神和范围内进行修改和变化。例如，应该明白，本发明是应用于各种半导体集成电路(“IC”)芯片中的。这些集成电路芯片的例子包括(但不局限于)处理器、控制器、芯片集部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等。
而且，应该明白，已经给出了范例尺寸/模型/数值/范围，虽然本发明不局限于所述范例尺寸/模型/数值/范围。由于制造技术(例如，光刻技术)早已成熟，因此可以期望能够制造出较小尺寸的装置。此外，为了说明和讨论的简便，在各个图中可能示出或没有示出众所周知的电源/与集成电路芯片的接地连接和其它部件，以便不会对本发明产生混淆。另外，用方框图的形式示出方案，以避免对本发明产生混淆，而且也鉴于这样的事实，规定的相对于这样的方框图方案的实现方案紧密依赖于将实现本发明的平台，即这样的规定应完全处于本专业的技术人员的视界范围内。其中规定的细节(例如电路)要说明以便描述本发明的实施例，对于本专业的技术人员来说，应该明白，本发明可以在改变或不改变这些细节的情况下实现。因此这里的描述是关于本发明的说明而不是限制。
权利要求
1.一种具有带有输出端的至少一个多模式时钟发生器的芯片，所述芯片包括提供基本上稳定的第一时钟的第一时钟源和提供其频率基本上跟踪电源的第二时钟的第二时钟源，当供电充足时，在所述时钟发生器输出端向所述时钟发生器可选择地提供第一时钟源，而当供电不足时，在所述时钟发生器输出端向所述时钟发生器可选择地提供第二时钟源。
2.如权利要求1所述的芯片，其中所述第一时钟源包括提供所述第一时钟的PLL电路。
3.如权利要求2所述的芯片，其中所述时钟发生器包括多路复用器，所述多路复用器耦合到所述PLL和第二时钟，以便在所述时钟发生器输出端可选择地提供所述第一PLL时钟和所述第二时钟中的一个。
4.如权利要求3所述的芯片，其中所述第二时钟源包括延迟线，所述延迟线耦合在所述时钟发生器输出端和所述多路复用器的输入端之间以便提供所述第二时钟。
5.如权利要求4所述的芯片，其中所述时钟发生器包括选择控制电路，所述选择控制电路耦合到所述PLL电路、所述延迟线并且耦合到所述多路复用器，以便根据所述第一和第二时钟之间的相位差选择控制所述多路复用器。
6.如权利要求5所述的芯片，其中所述选择控制电路包括检测所述第二时钟跌到低于所述第一时钟的时间的第一相位检测器。
7.如权利要求6所述的芯片，其中所述选择控制电路包括确定所述第二时钟返回上升到高于所述第一时钟的时间的第二相位检测器。
8.如权利要求7所述的芯片，其中所述第二相位检测器包括具有一个或多个相位检测器级的环形相位检测器。
9.如权利要求2所述的芯片，其中所述时钟发生器包括完成电路，所述完成电路耦合到所述PLL和第二时钟，以便在所述时钟发生器输出端可选择地提供所述第一PLL时钟和所述第二时钟中的一个。
10.如权利要求9所述的芯片，其中所述第二时钟源包括延迟线，所述延迟线耦合在所述时钟发生器输出端和所述完成电路的输入端之间以便提供所述第二时钟。
11.如权利要求10所述的芯片，其中所述延迟线包括能够提供单周期延时的可调谐延迟线。
12.一种具有至少一个微处理器的集成电路芯片包括具有时钟发生器的至少一个核心，所述时钟发生器耦合到时钟分布网络以便向其提供发生器时钟，所述时钟发生器包括提供第一时钟的第一时钟源和提供其频率至少不直接跟踪向时钟分布网络的供电的第二时钟的第二时钟源，当所述第二时钟超前于所述第一时钟时，所述时钟发生器可选择地提供所述第一时钟作为所述发生器时钟，而当所述第二时钟滞后于所述第一时钟时，所述时钟发生器可选择地提供所述第二时钟作为所述发生器时钟。
13.如权利要求12所述的微处理器芯片，其中所述第一时钟源包括提供所述第一时钟的PLL电路。
14.如权利要求13所述的微处理器芯片，其中所述时钟发生器包括多路复用器，所述多路复用器耦合到所述PLL和第二时钟源，以便可选择地提供所述第一PLL时钟和所述第二时钟中一个作为所述发生器时钟。
15.如权利要求14所述的微处理器芯片，其中所述第二时钟源包括延迟线，所述延迟线耦合在所述时钟发生器和所述多路复用器的输入端之间以便提供所述第二时钟。
16.如权利要求15所述的微处理器芯片，其中所述时钟发生器包括选择控制电路，所述选择控制电路耦合到所述PLL电路、所述延迟线并且耦合到所述多路复用器，以便根据所述第一和第二时钟之间的相位差选择控制所述多路复用器。
17.如权利要求16所述的微处理器芯片，其中所述选择控制电路包括当所述第二时钟滞后于所述第一时钟时执行检测的第一相位检测器。
18.如权利要求17所述的微处理器芯片，其中所述选择控制电路包括确定所述第二时钟返回上升到高于所述第一时钟的时间的第二相位检测器。
19.一种计算机系统包括(a)微处理器，它包括具有时钟发生器的至少一个核心，所述时钟发生器耦合到时钟分布网络以便向其提供发生器时钟，所述时钟发生器包括提供第一时钟的第一时钟源和提供其频率至少不直接跟踪向所述时钟分布网络的供电的第二时钟的第二时钟源，当所述第二时钟超前于所述第一时钟时，所述时钟发生器可选择地提供所述第一时钟作为所述发生器时钟，而当所述第二时钟滞后于所述第一时钟时，所述时钟发生器可选择地提供所述第二时钟作为所述发生器时钟；以及(b)无线接口，它耦合到所述微处理器，以便以通信方式把所述微处理器与无线网络链接。
20.如权利要求19所述的系统，其中所述时钟发生器包括多路复用器，所述多路复用器耦合到所述第一和第二时钟源，以便可选择地提供所述第一和第二时钟中的一个作为所述发生器时钟，所述第一时钟由PLL产生，而所述第二时钟由延迟线产生。
21.一种具有时钟发生器的芯片，所述发生器包括用于提供基本上稳定的第一时钟的装置；以及用于提供其频率基本上跟踪电源的第二时钟的装置，当供电充足时提供所述第一时钟，而当供电不充足时提供所述第二时钟。
22.如权利要求21所述的芯片，其中用于提供所述第一时钟的所述装置包括PLL电路。
23.如权利要求22所述的芯片，其中所述时钟发生器包括多路复用器，所述多路复用器耦合到所述PLL和用于提供所述第二时钟的装置，以便可选择地提供或者所述第一时钟或者所述第二时钟。
24.如权利要求23所述的芯片，其中用于提供所述第二时钟的所述装置包括延迟线，所述延迟线耦合在所述时钟发生器输出端和多路复用器的输入端之间以便提供所述第二时钟。
25.如权利要求24所述的芯片，其中所述时钟发生器包括选择控制电路，所述选择控制电路耦合到所述PLL、所述延迟线并且耦合到所述多路复用器，以便根据所述第一和第二时钟之间的相位差选择控制所述多路复用器。
26.如权利要求25所述的芯片，其中所述选择控制电路包括检测所述第二时钟跌到低于所述第一时钟的时间的第一相位检测器。
27.如权利要求26所述的芯片，其中所述选择控制电路包括确定所述第二时钟返回上升到高于所述第一时钟的时间的第二相位检测器。
28.如权利要求27所述的芯片，其中所述第二相位检测器包括具有一个或多个相位检测器级的环形相位检测器。
29.如权利要求22所述的芯片，其中所述时钟发生器包括完成电路，所述完成电路耦合到所述PLL和用于提供所述第二时钟的装置，以便在所述时钟发生器输出端可选择地提供所述第一PLL时钟和所述第二时钟中的一个。
30.如权利要求29所述的芯片，其中用于提供所述第二时钟的所述装置包括延迟线，所述延迟线耦合在所述时钟发生器输出端和所述完成电路的输入端之间以便提供所述第二时钟。
全文摘要
在一些实施例中，提供了提供发生器时钟的时钟发生器。时钟发生器包括提供第一时钟的第一时钟源和提供第二时钟的第二时钟源，第二时钟的频率至少不直接跟踪时钟分布网络的供电。当第二时钟超前于第一时钟时，时钟发生器可选择地提供第一时钟作为时钟发生器时钟，而当第二时钟滞后于第一时钟时，时钟发生器可选择地提供第二时钟作为时钟发生器时钟。本发明还公开了其它实施例并对其提出权利要求。
文档编号H03K5/1254GK1941622SQ20061014169
公开日2007年4月4日 申请日期2006年9月26日 优先权日2006年9月26日
发明者K·黄, F·王 申请人:英特尔公司