专利名称：低飘移电压运算放大器及其降低飘移电压的方法
技术领域：
本发明是有关一种运算放大器，特别是关于一种低飘移电压(offset)运 算放大器及其降低飘移电压的方法。
背景技术：
在运算放大器及其在比较器电路的应用中，飘移电压是一个很重要的规 格，尤其是在需要高分辨率的应用中。图1显示一传统的折叠叠接式 (folded-cascade)运算放大器100，其中差动输入对102包含MOS晶体管 Ml及M2及偏压电流源106， NMOS晶体管Ml及M2分别受控于输入电压 V-及V+而导通电流II及12, PMOS晶体管M3及M4受控于偏压Biasl而 分别导通电流13及14,电流13被分流为电流12及15 ，而电流14被分流为 电流I1及I7，镜射电路104包含由NMOS晶体管M7、 M8、 M9及M10组 成的叠接电流镜，用以镜射电流I5产生电流I6至运算放大器100的输出Vo。 不管是比较器还是运算放大器，其飘移电压有很大一部分是来自工艺飘移或 电路设计不良所造成的非理想特性，以图1的运算放大器100为例，当电压 V+及V-相等时，在理想状态下，电流I1等于电流I2,又晶体管M3及M4 具有相同的栅源极电压，故电流I3也等于电流I4，而电流I5等于电流I6， 所以电流16应该等于电流17，但若电路本身设计不当或元件因工艺飘移造 成不匹配，将使上述情况不成立，造成电流16不等于电流17，这就是飘移 电压产生的原因。为了更清楚说明飘移电压的影响，以下用简单的方块图说明。图2显示 一运算放大器200,其输出Vo回授至反相输入，而其非反相输入则接地GND, 在理想状态下，运算放大器200的输出Vo应为0，但是，如果运算放大器 200具有飘移电压Vos时，运算放大器200可以等效视为一电压源202及一 理想运算放大器204，电压源202供应飘移电压Vos至理想运算放大器204 的输入，使得运算放大器200的输出Vo不为0而是Vos,因而影响到运算 放大器200的准确度。图3显示一比较器300,其反相输入及非反相输入分别连接电压V-及 V+,在理想状态下，比较器300输出Vo的转态点应该是在电压V-等于电压 V+的位置，即￥+-￥-=0的位置，如图4所示，但是，如果比较器300具有 飘移电压Vos时，比较器300可以等效视为一可供应飘移电压Vos的电压源 302连接一理想比较器304，如此一来，电压V+不用大于电压V-，只要比 电压V-低于一个飘移电压Vos,比较器300的输出Vo就会由低态Vol转为 高态Voh，如图5所示，反之，电压V-不仅要大于电压V+，还要大超过一 个飘移电压Vos，比较器300的输出Vo才会由高态Voh转为低态Vol，因而 严重影响到比较器300的准确度。以往要消除飘移电压都使用所谓的自动归零(auto zeroing )技术，该技 术主要是利用两个阶段中电容及开关的作用来消除飘移电压。图6显示将自 动归零技术应用在运算放大器200时的电路架构，其中开关SW1连接在运 算放大器200的输出Vo及电容Cl之间，开关SW2连接在输入电压Vi及电 容Cl之间，开关SW3连接在运算放大器200的非反相输入及接地GND之 间，电容Cl 一端连接在开关SW1及SW2，另一端则连接运算放大器200 的非反相输入，其中，开关SW1及SW3受控于信号①1，开关SW2受控于 信号①2。在储存模式时，信号①1控制开关SW1及SW3导通，信号①2控 制开关SW2截止，因而形成如图7所示的电路，此时，电容C1储存飘移电 压Vos，接着切换至正常模式，信号①1控制开关SW1及SW3截止，信号 ①2控制开关SW2导通，因而形成如图8所示的电路，此时，储存在电容 Cl中的飘移电压Vos将与运算》文大器200的飘移电压Vos互相抵消，达到 消除飘移电压Vos的效果。图9显示将自动归零技术应用在比较器300时的电路架构，其中，开关 SW1连接在电压V-及比较器300的反相输入之间，开关SW2连接在电压 V+及电容C2之间，开关SW3连接在比较器300的反相输入及电容C2之间， 开关SW4连接在比较器300的非反相输入及接地GND之间，开关SW5连 接在比较器300的输出Vo及反相输入之间，电容C2连接在开关SW5及比 较器300的非反相输入之间，其中，开关SW3、 SW4及SW5受控信号Ol, 开关SW1及SW2受控信号02。在储存模式时，信号①1控制开关SW3、 SW4及SW5导通，而信号①2控制开关SW1及SW2截止，因而形成如图 IO所示的电路，此时，飘移电压Vos将被储存在电容C2中，接着，切换至 正常^^式，信号①1控制开关SW3、 SW4及SW5截止，而信号①2控制开 关SW1及SW2导通，因而形成如图11所示的电路，此时，储存在电容C2 中的飘移电压Vos将与比较器300的飘移电压Vos互相抵消，达到消除飘移 电压Vos的效果。应用在IC内部的电容通常有三种，即MOS电容、双层多晶硅(double poly)电容以及金属绝缘层金属(Metal-Insulator-Metal; MIM)电容，其中 双层多晶硅电容及MIM电容都需要额外的掩膜，而MOS电容单位面积的电 容值也是三种电容中最大的，换言之，MOS电容所需的面积及成本都较少， 然而MOS电容在应用上一定要有一端接地或接至电源，因此，虽然自动归 零技术可以很有效的消除飘移电压，但在此技术中必须使用浮接(floating) 的电容，不能使用一端接地或接至电源的MOS电容，使得成本无法降低。因此， 一种能使用MOS电容降低除飘移电压的运算放大器，是人们所 期待的。发明内容本发明的目的之一，在于提出一种低飘移电压运算放大器及其降低飘移 电压的方法。本发明的目的之一，在于提出一种能使用MOS电容降低飘移电压的运 算放大器及方法。 根据本发明， 一种低飘移电压运算放大器包括一 MOS电容，用来储存 一飘移消减电压，该MOS电容耦接至该运算放大器中的电流源，使得在该 运算放大器正常操作时，该飘移消减电压被用来调整该源电流的大小，因而 降低该运算放大器的飘移电压。具体来说，本发明提供一种低飘移电压运算放大器，包括 一镜射电路， 具有一参考分支与一镜射分支； 一第一电流源，耦接至该参考分支，该第一 电流源用以产生一第一电流； 一第二电流源，耦接至该镜射分支，该第二电 流源用以产生一第二电流；一M0S电容，用以储存一飘移消减电压，该飘 移消减电压用来提供给该第二电流源调整该第二电流的大小，以降低该运算 放大器的飘移电压；以及一差动输入对，用以接受一对差动输入，据以引发 该镜射电路在该参考分支与该镜射分支之间的电流不平衡，进而决定该运算 放大器的输出电流。根据本发明， 一种降低运算放大器飘移电压的方法包括预先储存一飘移 消减电压在一 MOS电容上，当该运算放大器在正常操作时，将该飘移消减 电压施加至该运算放大器中的电流源，藉以调整该源电流的大小，因而降低 该运算;^丈大器的飘移电压。具体来说，本发明另提供一种降低运算放大器中飘移电压的方法，该运 算放大器包含一对电流源分别耦接一镜射电路的参考分支与镜射分支，以及 一差动输入对耦接该镜射电路，该方法包括下列步骤预先储存一飘移消减 电压在一MOS电容上；以及藉该飘移消减电压的大小调整该对电流源其中 之一产生的电流大小。在该运算放大器无负载的情况下，对其输入一参考电压，以求取其失衡 产生的该飘移消减电压，并储存至该MOS电容上，因而使该飘移消减电压 包含该运算放大器的飘移效应在内。本发明是在一储存模式下将一飘移消减电压储存至一MOS电容上，在 该运算放大器正常操作时利用该飘移消减电压的大小来调整该运算放大器
中的源电流大小，因而降低该运算放大器的飘移电压。
图1显示一传统的折叠叠接式运算放大器； 图2显示一运算放大器的方块图； 图3显示一比较器的方块图；图4是图3比较器在理想状况下的输入及输出关系图；图5是图3比较器在非理想状况下的输入及输出关系图；图6显示将自动归零技术应用在图2中运算放大器200的电路架构;图7显示图6中运算放大器200在储存模式时的电路架构；图8显示图6中运算放大器200在正常模式时的电路架构；图9显示将自动归零技术应用在图3中比较器300的电路架构；图IO显示图9中比较器300在储存模式时的电路架构；图ll显示图9中比较器300在正常模式时的电路架构；图12是本发明的第一实施例；图13显示图12中运算放大器400的储存模式；图14显示图12中运算放大器400的正常模式；图15是本发明的第二实施例；以及图16是本发明的第三实施例。主要组件符号说明100、 200、 400、 600 运算放大器102、 402、 602 差动输入对104、 404、 604 镜射电路106、 406、 606 电流源202、 302 电压源204 理想运算放大器300 比较器304 理想比较器 408 PMOS电容502、 504 PMOS晶体管608 NMOS电容具体实施方式
图12是本发明的第一实施例，其为一N输入折叠叠接架构的运算放大 器400,其中，PMOS晶体管M3受控于一偏压Biasl以导通电流I3， PMOS 晶体管M4则根据电压Vc导通电流14,开关SW5连接在PMOS晶体管M4 的栅漏极之间，PMOS电容408连接在电源电压VDD及PMOS晶体管M4 的栅极之间，差动输入对402分别从电流13及14中汲取电流12及II ，镜射 电路404包含由NMOS晶体管M7、 M8、 M9及M10组成叠接电流镜，用 以镜射电流15产生电流16至运算放大器400的输出Vo。在差动输入对402 中，偏压电流源406连接在NMOS晶体管Ml及M2以及接地GND之间， 开关SW1连接在NMOS晶体管Ml的栅极及电压V.之间，开关SW2连接 在NMOS晶体管Ml的栅极与电压Vref之间，开关SW3连接在NMOS晶 体管M2的栅极与电压Vref之间，开关SW4连接在NMOS晶体管M2的栅 极及电压V+之间。在储存模式时，开关SW2、 SW3及SW5被信号Ol导通，开关SW1 及SW4被信号①2截止，如图13所示，并使运算放大器的输出Vo浮接， 差动输入对402中NMOS晶体管Ml及M2的栅极连接至相同的电压Vref, 而NMOS晶体管M4接成二极管，由于运算放大器400的输出Vo并未连接 负载，因此电流17将被强迫等于电流16 ，又PMOS晶体管M4的漏极连接 至其栅极，因此，PMOS晶体管M4栅极上的电压Vc将自动调整以调节电 流14,直至电流I4与电流I1及I7达到平衡。若原本的非理想特性使电流I6 较理想值大，则电压Vc将较低，而电流I7也将跟着变大，反之，若原本的 非理想特性使电流16较理想值小，则电压Vc将较大，而电流17也将跟着 变小。PMOS电容408是用以储存电源电压VDD与PMOS晶体管M4栅极 上的电压Vc之间的差值(VDD-Vc)，此差值是一个飘移消减电压。当运算 放大器400操作在正常模式时，开关SW2、 SW3及SW5被信号①1截止， 开关SW1及SW4被信号①2导通，如图14所示，差动输入对402中NMOS 晶体管Ml及M2的栅极分别连接电压V.及V+以导通电流II及12， PMOS 电容408储存的飘移消减电压抵消电源电压VDD的一部分，因此供应至 PMOS晶体管M4的栅极偏压Vc已经包含飘移因子在内，使得PMOS晶体 管M4导通的电流I4已经补偿了飘移所造成的影响。换言之，由于在储存模 式时针对电流16及17之间的不匹配情形调整PMOS晶体管M4栅极上的偏 压Vc，故能降低偏移电压。在最佳状况下，可以达到零偏移电压的效果， 也就是完成去除偏移效应。一般来说，电容难免都有漏电流问题，在某些电容的漏电流很大的情况 下，将4吏储存在MOS电容中的飘移消减电压衰减，导致降低偏移电压的效 果也降低。图15是本发明的第二实施例，假设运算放大器400中的PMOS 晶体管M4在实际集成电路的制作上是由多个PM0S晶体管组成，因此，为 了降低PMOS电容408漏电流的影响，可以将PMOS晶体管M4中部分PMOS 晶体管502的相W及接至偏压Biasl或其它偏压，如图15所示，另一部分PMOS 晶体管504则连接PMOS电容408，如此可保证PMOS晶体管M4中有部分 的PMOS晶体管502不受PMOS电容408的漏电流影响而正常工作，同时 有一部分的PMOS晶体管504可以用来降低偏移电压，而且可以根据应用的 情况调整PMOS晶体管502及504两部分的比例。在其它实施例中，也可以 通过增加一与PMOS晶体管M4并联而其栅极连接至偏压Biasl或其它偏压 的晶体管，来防止因PMOS电容408漏电流而造成的影响。图16是本发明的第三实施例，其为一P输入折叠叠接架构的运算放大 器600,其中，NMOS晶体管M9连接在NM0S晶体管M7及接地GND之 间，受控于偏压Biasl以导通电流13, NMOS晶体管M10连接在NMOS晶 体管M8及接地之间，受控于电压Vc以导通电流14， NMOS电容608连接 在NMOS晶体管M10的栅极及接地GND之间，开关SW5连接在NMOS
晶体管M10的栅漏极之间，镜射电路604包含由PMOS晶体管M3、 M4、 M5及M6组成的叠接电流镜，用以镜射电流15产生电流16至运算放大器 500的输出Vo,在差动输入对602中，电流源606的一端连接至PMOS晶 体管M1及M2，另一端则连接电源电压VDD，开关SW1连接在PMOS晶 体管Ml的栅极及电压V-之间，开关SW2连接在PMOS晶体管Ml的栅极 及电压Vref之间，开关SW3连接在PMOS晶体管M2的栅极及电压Vref 之间，开关SW4连接在PMOS晶体管M2及电压V+之间，PMOS晶体管 M1及M2根据其栅极上的电压导通电流I1及I2。同样地，在储存模式时， 运算^L大器600的输出Vo浮接，开关SW2、 SW3及SW5导通而开关SW1 及SW4截止，使差动输入对602的PMOS晶体管Ml及M2的栅极连接相 同的电压Vref，而NMOS晶体管M10接成二^l管以自动调节其栅极上的电 压Vc，进而使电流14与电流12及17达到平衡。由于此实施例中的NMOS 电容608的一端接地，因此其上储存的飘移消减电压等于NMOS晶体管M10 栅极上的偏压Vc。在正常模式时，开关SW2、 SW3及SW5截止而开关SW1 及SW4导通，使差动输入对602中的PMOS晶体管Ml及M2分别连接电 压V.及V+, NMOS电容608则供应电压Vc至NMOS晶体管M10的栅极。同样的，为了降低NMOS电容608漏电流的影响，可以将部分NMOS 晶体管M10的栅极连接至偏压Biasl或其它偏压，或者增加一与NMOS晶 体管M10并联而其栅极连接至偏压Biasl或其它偏压的晶体管。虽然在上述实施例中用来储存飘移消减电压的MOS电容408及608在 电路的表达上是一个电容，但是在实际集成电路的制作上可以包含多个并联 的MOS电容实体，而且也可以利用集成电路上的寄生电容来实现。由于此 用来储存飘移消减电压的MOS电容408及608有一端是用来连接电源VDD 或接地GND，而不是浮接，因此在以集成电路实现时可以有较低成本的优 点。
权利要求
1、一种低飘移电压运算放大器，其特征在于包括一镜射电路，具有一参考分支与一镜射分支；一第一电流源，耦接至该参考分支，该第一电流源用以产生一第一电流；一第二电流源，耦接至该镜射分支，该第二电流源用以产生一第二电流；一MOS电容，用以储存一飘移消减电压，该飘移消减电压用来提供给该第二电流源调整该第二电流的大小，以降低该运算放大器的飘移电压；以及一差动输入对，用以接受一对差动输入，据以引发该镜射电路在该参考分支与该镜射分支之间的电流不平衡，进而决定该运算放大器的输出电流。
2、 如权利要求1所述的运算放大器，其特征在于，其中该第二电流源 包括一晶体管，用以产生该第二电流，该晶体管具有一栅极耦接该MOS电 容，因而让该飘移消减电压调整其偏压；该运算放大器还包括一开关，连接 在该晶体管的栅漏极之间，在一正常模式下，该开关截止；在一储存模式下， 该开关导通。
3、 如权利要求1所述的运算放大器，其特征在于，其中该第二电流源 包括一对晶体管，用以联合产生该第二电流，其中的笫一晶体管具有一栅极 耦接该MOS电容，因而让该飘移消减电压调整其偏压，其中的第二晶体管 具有一栅极耦接与该飘移消减电压无关的偏压；该运算放大器还包括一开 关，连接在该第一晶体管的栅漏极之间，在一正常模式下，该开关截止；在 一储存模式下，该开关导通。
4、 如权利要求1所述的运算放大器，其特征在于，其中该差动输入对 包括一对NMOS晶体管，其栅极用来接受该对差动输入；该MOS电容具有 一第 一端耦接至该第二电流源，以及一第二端用来耦接电源。
5、 如权利要求1所述的运算放大器，其中该差动输入对包括一对PMOS 晶体管，其栅极用来接受该对差动输入；该MOS电容具有一第一端耦接至 该第二电流源，以及一第二端用来接地。
6、 一种降低运算放大器中飘移电压的方法，该运算放大器包含一对电 流源分别耦接一镜射电路的参考分支与镜射分支，以及一差动输入对耦接该镜射电路，其特征在于，该方法包括下列步骤预先储存一飘移消减电压在一MOS电容上；以及藉该飘移消减电压的大小调整该对电流源其中之一产生的电流大小。
7、 如权利要求6所述的方法，其特征在于，其中藉该飘移消减电压的 大小调整该对电流源其中之一产生的电流大小的步骤包括下列步骤将该飘移消减电压与 一原来的偏压结合施加到 一 晶体管的栅极上；以及 导通该晶体管，以产生该电流。
8、 如权利要求7所述的方法，其特征在于，其中该预先储存一飘移消 减电压在一MOS电容上的步骤包括下列步骤耦接该MOS电容的第一端至该晶体管的栅极，第二端至电源或接地； 将该晶体管的^J"漏极短路；浮接该运算放大器的输出端；以及 施加一参考电压至该差动输入对。
9、 如权利要求6所述的方法，其特征在于，其中藉该飘移消减电压的 大小调整该对电流源其中之一产生的电流大小的步骤包括下列步骤将该飘移消减电压与一第一电压结合施加到一第一晶体管的栅极上； 将一与该飘移消减电压无关的第二电压施加到一第二晶体管的栅极上；以及导通该二晶体管，以联合产生该电流。
10、 如权利要求9所述的方法，其特征在于，其中该预先储存一飘移消 减电压在一MOS电容上的步骤包括下列步骤耦接该MOS电容的第一端至该第一晶体管的4册极，第二端至电源或接 将该第一晶体管的栅漏极短路；浮接该运算放大器的输出端；以及施加一参考电压至该差动输入对。
全文摘要
本发明涉及一种低飘移电压运算放大器及其降低飘移电压的方法，该低飘移电压运算放大器包括一镜射电路，具有一参考分支与一镜射分支；一第一电流源，耦接至参考分支，用以产生一第一电流；一第二电流源，耦接至镜射分支，用以产生一第二电流；一MOS电容，用以储存一飘移消减电压来提供给第二电流源调整第二电流的大小；以及一差动输入对，用以接受一对差动输入，据以引发镜射电路在参考分支与镜射分支之间的电流不平衡，进而决定运算放大器的输出电流。本发明是在一储存模式下将一飘移消减电压储存至一MOS电容上，在该运算放大器正常操作时，利用该飘移消减电压的大小来调整该运算放大器中的源电流大小，因而降低该运算放大器的飘移电压。
文档编号H03F3/45GK101154927SQ20061014188
公开日2008年4月2日 申请日期2006年9月30日 优先权日2006年9月30日
发明者陈怡成 申请人:义隆电子股份有限公司