专利名称：时钟脉冲发生电路及音频系统的制作方法
技术领域：
0001
本发明涉及产生多个频率的时钟脉冲信号的时钟脉沖发生电3各 及音频系统。
背景技术：
0002
最近，通过数字处理实现的各种音频装置已实用化，但往往是 按各自的规格决定使用的取样频率，所以每个音频装置需要不同频 率的时钟脉沖信号。另外，因为将从这些音频装置输出的音频信号 发送，从外部的FM接收机的扬声器输出，所以具有发射器功能的音 频装置也已实用化(例如，参照专利文献l)。
专利文献1 :特开2002 - 260324号公报(第3 - 6页、图1 - 6)
发明内容
0003
然而，使用FM发射器，将对应于上述专利文献l等中公开的各 种取样频率的音频信号发送时，需要分别对应于多个取样频率及FM 发射器的调制动作所需的各自频率的时钟脉冲信号。例如，需要32kHz 及48kHz的时钟脉沖信号用于DVD及MP3(MPEG Audio Layer-3)， 需要38kHz的时钟脉冲信号用于FM立体声调制处理的副载波。一 直以来，需要具备不同的时钟脉冲发生电路用于多个时钟脉冲信号， 因此存在结构复杂的问题。
0004
本发明鉴于这一点而提出，其目的在于提供一种能够筒化结构 的时钟脉冲发生电路及音频系统。
0005
为了解决上述课题，本发明的时钟脉冲发生电路包括使用具 有32.768kHz共振频率的晶体振子而产生基准频率信号的振荡器；与 由振荡器产生的基准频率信号同步，同时产生具有基准频率信号的 M倍频率的信号的锁相环电路；通过将由锁相环电路产生的信号按 分频比Nl分频，产生具有32kHz的整数倍频率的第1时钟脉冲信号 的第1分频器；通过将由锁相环电路产生的信号按分频比N2分频， 产生具有3汰Hz的整数倍频率的第2时钟脉沖信号的第2分频器； 以及通过将由锁相环电路产生的信号按分频比N3分频，产生具有 48kHz的整数倍频率的第3时钟脉沖信号的第3分频器。从而，能够 在使用1个锁相环(PLL)电路的共同时钟脉冲发生电路上，产生用于 处理数字音频中通用的取样频率为32kHz和48kHz的音频数据所需 的2种时钟脉沖信号以及立体声调制处理所需的38kHz的时钟脉沖 信号，可简化结构。另外，32.768kHz的晶体振子是用于产生时钟脉 沖的基准频率，市场上价格低廉且货源充沛，因此采用此晶体振子
可降低成本。
0006
另外，上述的基准频率信号具有32.768kHz的(1/N4)倍频率时， 第1分频器的分频比Nl最好设定在由(32.768xM)/(32xN4)决定的值 或者将该值再除以2的幂的值。具体地i兌，通过进行这种分频比的 设定，产生具有32kHz或该频率的2的乘幂倍的时钟脉沖信号。
0007
另外，上述的基准频率信号具有32.768kHz的(1/N4)倍频率时， 第2分频器的分频比N2最好设定为由(32.768xM)/(38xN4)决定的值 或者将该值再除以2的幂的值。具体地说，通过进行这种分频比的 设定，产生具有38kHz或该频率2的乘幂倍的时钟脉沖信号。0008
另外，上述的基准频率信号在具有32.768kHz的(1/N4)倍频率时， 笫3分频器的分频比N3最好设定为由(32.768xM)/(48xN4)决定的值 或者将该值再除以2的幂的值。具体地说，通过进行这种分频比的 i殳定，产生具有48kHz或该频率的2的乘幂倍的时钟脉沖信号。
0009
另外，上述Nl、 N2、 N3、 N4、 M最好是整数值。从而，能够 简化分频器的结构。
0010
另外，本发明的音频系统设有上述的时钟脉冲发生电路；用 时钟脉沖发生电路产生的第1和第3时钟脉冲信号中的至少一方进 行音频数据的再生动作的音频处理部；以及一皮输入由音频处理部再 生的音频数据，并将用时钟脉沖发生电路产生的第2时钟脉冲信号 对已输入的音频数据作了 FM立体声调制处理及FM调制处理的信号 发送的FM发射器。从而，能够用共同时钟脉冲发生电路，产生输入 音频处理部的32kHz及48kHz这2种时钟脉冲信号以及输入FM发 射器的38kHz的时钟脉沖信号，所以可简化整个音频系统的装置结 构。
0011
图1是一实施例的音频系统的结构图。 图2是时钟脉冲发生电路的详细结构闺。 标记说明
0012
10 晶体振子
12 振荡器(OSC)
14、 26、 30、 32、 34 分频器
20相位比较器(PD)
22 低通滤波器(LPF)
24 电压控制型振荡器(VCO)
100音频处理部
200 FM发射器
210立体声调制部
300时钟脉沖发生电路
具体实施例方式
0013
下面参照附图，详细地说明采用本发明的一 实施例的音频系统。 图1是一实施例的音频系统的结构图。如图1所示，本实施例的音 频系统包含音频处理部100、 FM发射器200及时钟脉冲发生电路300 而构成。在半导体村底上用CMOS工艺或者MOS工艺，将音频处 理部100、 FM发射器200、时钟脉冲发生电路300的几乎所有结构(不 能通过这些工艺形成的晶体振子IO(以后说明)及驱动结构等除外)作 为1个芯片部件而形成。通过采用这些工艺，能够实现在半导体衬 底上形成的1个芯片部件以及整个音频系统的小型化与低功耗化。
0014
音频处理部100进行分别对应于多个取样频率的数字音频的再 生处理。例如，音频处理部100选择性地进行从DVD驱动器(未图 示)输入的取样频率32kHz的音频数据的再生动作以及以MP3形式记 录的取样频率32kHz或48kHz的音频数据的再生动作。这些再生动 作所需的32kHz及48kHz的时钟脉冲信号都从时钟脉冲发生电路300输入。
0015
FM发射器200对通过音频处理部100的再生动作产生的音频数 据进行FM立体声调制处理及FM调制处理，并从天线220发送经FM 调制的信号。此信号由外部的FM接收机接收，从FM接收机的扬声
器输出对应于从音频处理部100输出的音频数据的声音。FM发射器 200设有进行FM立体声调制处理的立体声调制部210。立体声调制 部210对从音频处理部100输入的L/R用的音频数据进行与38kHz 的副载波同步的立体声调制处理，产生立体声复合数据(合成数据)， 此处理所需的38kHz的时钟脉沖信号从时钟脉沖发生电路300输入。
0016
时钟脉冲发生电路300使用32.768kHz的晶体振子，产生具有 32kHz频率的第1时钟脉冲信号CLK1、具有3汰Hz频率的第2时钟 脉沖信号CLK2以及具有48kHz频率的时钟脉冲信号CLK3。
0017
图2是时钟脉冲发生电路300的详细结构图。如图2所示，时 钟脉冲发生电路300设有晶体振子10、振荡器(OSC)12、分频器14、 26、 30、 32、 34、相位比较器(PD)20、低通滤波器(LPF)22及电压控 制型振荡器(VCO)24。
0018
晶体振子10具有32.768kHz共振频率。晶体振子10已大量用于 时钟，能够廉价地得到。振荡器12将晶体振子10用于共振电路的 一部分，进行32.768kHz的振荡动作，并输出振荡信号。此振荡信号 经分频比4( = N4)的分频器14进行4分频，作为8.192kHz的基准频 率信号fr，输入相位比较器20的一个输入端。
0019
相位比较器20将该基准频率信号fr与输入另一输入端的分频器 26的输出信号进行相位比较，并输出基于相位差的信号。低通滤波 器22使相位比较器20的输出信号平滑，产生加到电压控制型振荡 器24的控制电压。电压控制型振荡器24根据与由低通滤波器22施 加的控制电压相应的频率，进行振荡动作。此振荡信号经分频比为 71250M)的分频器26进行7125分频，该分频后的信号纟皮输入相位 比较器20的另一输入端。0020
由上述相位比较器20、低通滤波器22、电压控制型振荡器24 及分频器26，构成锁相环(PLL)电路，与8.192kHz的基准频率信号 同步，并且通过PLL电路，产生、输出具有该基准频率信号的7125 倍频率(58.368MHz)的信号。
0021
分频器30的分频比设定为1824( = N1),产生将PLL电路的输出 信号1824分频的时钟脉冲信号CLK1，并输出。因为PLL电路的输 出信号的频率是58.368MHz,所以通过将它1824分频，产生32kHz 的时钟脉沖信号CLK1。
0022
同样地，分频器32的分频比设定为1536( = N2),产生将PLL电 路的输出信号1536分频的时钟脉冲信号CLK2，并输出。因为PLL 电路的输出信号的频率是58.368MHz,所以通过将它进行1536分频， 产生38kHz的时钟脉冲信号CLK2。
0023
另外，分频器34的分频比设定为1216( = N3)，产生将PLL电路 的输出信号1216分频的时钟脉沖信号CLK3，并输出。因为PLL电 路的输出信号的频率是58.368MHz,所以通过将它进行1216分频， 产生48kHz的时钟脉沖信号CLK3。
0024
这样，在本实施例的时钟脉冲发生电路300中，使用1个PLL 电路，能够产生用于处理数字音频中通用的取样频率为32kHz及 48kHz的音频数据所需的2种时钟脉沖信号CLK1、 CLK3以及立体 声调制处理所需的3汰Hz的时钟脉沖信号CLK2，可简化时钟脉沖发 生电路300及使用它的音频系统的结构。另外，32.768kHz的晶体振 子10是用于产生时钟脉沖的基准频率，在市场上价格低廉，所以通 过使用晶体振子IO，可降低成本。 . 0025
具体地说，分频器30的分频比Nl设定为由(32.768xMy(32xN4;) 决定的值。在上述例中M-7125, N4 = 4， Nl = 1824。通过设定这 种分频比Nl，可用32.768kHz的晶体振子10产生32kHz的时钟脉 冲信号CLK1。或者，该分频比N1也可以是将由(32.768xM)/(32xN4) 决定的值再除以2的幂乘数(2、 4、 8…、2n(-2n(n是0以上的整数) 的值。在这种情况下，产生频率为2的幂乘数与32kHz之乘积的时 钟脉沖信号CLK1',而通过将时钟脉冲信号CLK1'分频，能够易于产 生32kHz的时钟脉沖信号CLK1。另外，通过将分频比N1设定为由 (32.768xM)/(32xN4)决定的值除以4所得到的值，也可直^t妄地产生与 MP3等中使用的128kHz的取样频率一致的时钟脉冲信号。
0026
同样地，分频器32的分频比N2设定为由(32.768 xM)/(38xN4) 决定的值。在上述例中M = 7125， N4 = 4， N2= 1536。通过设定这 种分频比N2，可用32.768kHz的晶体振子10产生38kHz的时钟脉 沖信号CLK2。或者，该分频比N2也可以将由(32.768xM)/(38xN4) 决定的值再除以2的幂乘数(2、 4、 8…、2")的值。在这种情况下， 产生其频率为在38kHz上乘以2的幂乘数的时钟脉沖信号CLK2', 但通过将该时钟脉沖信号CLK2'分频，就可容易地产生38kHz的时 钟脉沖信号CLK2。
0027
另外，分频器34的分频比N3设定为由(32.768 xM)/(48xN4)决 定的值。在上述例中M = 7125， N4 = 4, N3 = 1216。通过设定这种 分频比N3，可用32.768kHz的晶体振子10产生48kHz的时钟脉冲 信号CLK3。或者，分频比N3也可以是由(32.768xM)/(48xN4)决定 的值再除以2的幂乘数(2、 4、 8…、2n)的值。在这种情况下，产生 其频率为在48kHz上乘以2的幂乘数的时钟^^沖信号CLK3'， ^旦通 过将时钟脉冲信号CLK3'分频，就可容易地产生48kHz的时钟脉冲
信号CLK3。另夕卜，通过将分频比N3设定为将由(32.768 x M)/(48xN4) 决定的值除以2所得到的值，也可直接地产生与MP3等中使用的 96kHz的取样频率一致的时钟脉冲信号。
0028
另外，通过将上述分频器14的分频比N4、分频器26的分频比 M、分频器30的分频比Nl、分频器32的分频比N2、分频器34的 分频比N3分别设定为整数值，可简化各分频器的结构，进一步简化 时钟^^冲发生电路300及使用它的音频系、统的结构。
0029
再有，本发明不限定于上述实施例，在本发明宗旨的范围内可 实施各种变形。在上述实施例中是通过分频器14,将振荡器12的振 荡信号输入相位比较器20，但也可以省略分频器14，将振荡器12 的振荡信号作为基准频率信号直接输入到相位比较器20。
产业上的可利用性
0030
根据本发明，通过采用1个锁相环(PLL)电路的共同时钟脉沖发 生电路，能够产生在数字音频中通用的取样频率32kHz及48kHz的 音频数据处理所需的2种时钟脉冲信号，以及立体声调制处理所需 的38kHz的时钟脉冲信号，可筒化结构。另外，将32.768kHz的晶 体振子用于产生时钟脉沖的基准频率，由于该晶体振子在市场上价 格低廉且供应充沛，所以可通过使用此晶体振子来降低成本。
权利要求
1.一种时钟脉冲发生电路，其特征在于设有用具有32.768kHz共振频率的晶体振子产生基准频率信号的振荡器；与由所述振荡器产生的基准频率信号同步，并产生具有所述基准频率信号的M倍频率的信号的锁相环电路；通过将所述锁相环电路产生的信号以分频比N1分频，产生具有32kHz的整数倍频率的第1时钟脉冲信号的第1分频器；通过将所述锁相环电路产生的信号以分频比N2分频，产生具有38kHz的整数倍频率的第2时钟脉冲信号的第2分频器；以及通过将所述锁相环电路产生的信号以分频比N3分频，产生具有48kHz的整数倍频率的第3时钟脉冲信号的第3分频器。
2. 如权利要求1所述的时钟脉沖发生电路，其特征在于 所述基准频率信号在具有32.768kHz的(1/N4)倍频率时，第1分频器的分频比N1设定为由(32.768xM)/(32xN4)决定的值，或是将该值再 除以2n(n为0以上的整数)的值。
3. 如权利要求1所述的时钟脉沖发生电路，其特征在于 所述基准频率信号在具有32.768kHz的(1/N4)倍频率时，第2分频器的分频比N2设定为由(32.768xM)/(38xN4)决定的值，或是将该值再 除以2n(n是0以上的整数)的值。
4. 如权利要求1所迷的时钟脉冲发生电路，其特征在于 所述基准频率信号在具有32.768kHz的(1/N4)倍频率时，第3分频器的分频比N3设定为由(32.768xM)/(48xN4)决定的值，或是将该值再 除以2n(n是0以上的整数)的值。
5. 如权利要求1所述的时钟脉冲发生电路，其特征在于 所述N1、 N2、 N3、 N4、 M均为整数值。
6. —种音频系统，其特征在于设有 权利要求1所述的时钟脉冲发生电路；用由所述时钟脉冲发生电路产生的所述第1和第3时钟脉冲信号 中的至少一方进行音频数据的再生动作的音频处理部；以及一皮输入由所述音频处理部再生的音频数据，并发送用由所述时钟 脉冲发生电路产生的所述笫2时钟脉沖信号对已输入的音频数据作了 FM立体声调制处理、FM调制处理的信号的FM发射器。
7. 如权利要求6所述的音频系统，其特征在于用CMOS工艺或MOS工艺在半导体衬底上形成与所述时钟脉冲 发生电路、所述音频处理部及所述FM发射器对应的结构。
全文摘要
本发明的目的在于提供一种能够简化结构的时钟脉冲发生电路及音频系统。时钟脉冲发生电路300设有用具有32.768kHz共振频率的晶体振子10产生基准频率信号的振荡器12；与由振荡器12产生的基准频率信号同步而产生具有基准频率信号的M倍频率的信号的PLL电路；通过将由PLL电路产生的信号以分频比N1分频，产生具有32kHz频率的第1时钟脉冲信号CLK1的第1分频器30；通过将由PLL电路产生的信号以分频比N2分频，产生具有38kHz频率的第2时钟脉冲信号CLK2的第2分频器32；以及通过将由PLL电路产生的信号以分频比N3分频，产生具有48kHz频率的第3时钟脉冲信号CLK3的第3分频器34。
文档编号H03L7/08GK101189798SQ20068001388
公开日2008年5月28日 申请日期2006年3月8日 优先权日2005年4月25日
发明者宫城弘 申请人:新泻精密株式会社;株式会社理光