专利名称：多位可编程分频器的制作方法
技术领域：
本发明涉及电子数字电路，并且，更特别地，涉及多位可编程分 频器。
背景技术：
在计算机与通信电路中，数字分频器被用于从参考振荡器合成各种实用时钟。数字分频器将时钟信号"cki"作为输入，并输出新的时钟 信号"cko"。 cko的频率是cki的频率除以一个整数。从逻辑上讲，这 种分频器可以实现为除以n的固定除数或除以m的可编程除数。同步式分频器和计数器并行于一个时钟，对所有的存储元件计 时。可以用有限状态机(FSM)(例如，pencil-and-p叩er)，或利用逻 辑合成工具(例如，Synopsys设计编译器)，来实现可编程数字分频 器。直接数字合成(DDS)是另一种方法，它使用由输入cki计时的 累加器。在每个输入时钟周期中，累加器向其内容(content)增加一 固定整数P。选择数P，以便在每N个输入时钟周期的结尾，使该累 加器溢出。这样，该溢出的输出用作分频器的输出"cko"。异步式分频器和计数器使用时钟来触发链中的第一触发器，并接 着使用先前级的Q输出来对随后的后继级进行计时。举例来说，十进 制纹波可逆计数器使用异步技术。传统的串行输入、并行载入计数器具有分离的负载控制，以便将 新的计数值异步地载入随后的输入时钟。因此，输出频率可能不稳定， 因为并没有保证完全的输出周期。发明内容简而言之，通过，根据本发明的多位、可编程的、模块化的数字 7页分频器实施例将输入频率除以m位的整数除数，从而生成输出频率。在每个输出时钟结尾处，该整数除数使用除数输入，重新初始化m级 触发器级。每个除数位通过由时钟输出控制的各个数据多路复用器被 选通到D输入。运行/初始化模式控制器接收输入频率和产生分频的输 出频率，并控制重新初始化的定时。本发明的优点是提供可编程的数字分频器。本发明的另一个优点是针对任何整数除数输入均提供了 50%占 空比输出的数字分频器。本发明的另一个优点是提供分频器，其可以用m模块化级扩展为 m位。考虑下列关于特定实施例的详细说明，尤其是参考附图，本发明 的上述和更进一步的对象、特征和优点将变得明显。
图1是本发明的三位可编程分频器实施例的示意图；图2是为被设置为除以3的图1的分频器的模型实现所测量的各种关键波形的简图；图3是本发明的三位、模块化的可编程分频器实施例的示意图； 图4是本发明的三位、模块化的可编程分频器实施例的示意图； 图5是具有50%占空比输出的本发明的三位可编程分频器实施例的示意图；以及图6是为被设置为除以3的图4的分频器的模型实现所测量的各 种关键波形的简图。
具体实施方式
图1示出本发明的三位可编程分频器实施例，在此用通用附图标 号100来表示。分频器100具有时钟输入"cki"、时钟输出"cko"和M 位的除数输入d2、 dl和d0。用更多的除数位可以提供2-2M范围内的 整数除法，例如，6位分频器提供整数除数2-64。分频器100使用直接除数编码，例如，对三位分频器100来说，
二进制除数位是可编程输入"d2、 dl和d0"。对较大的除数来说，可以 使用更多的位。对技术人员来说，怎样扩展图1中的分配器100以用 更多计数级来容纳更多的除数应该是显而易见的。分频器100以pmos、 nmos或cmos技术数字逻辑实现，其具有 反相器(inverter) 101-105、或门106-107、多路复用器108-113以及 三存储位元件D-型触发器114-117。多路复用器的数据输入被标记为 "D0"和"D1"。数据输入选择信号为"SO"，而数据输出为"Z"。因此，对 S0-0来说，Z=D0，对S04来说，Z=D1。对于D型触发器114-117， 在CP的上升沿，对D^来说，QN=0，对D二0来说，QN=1。输入时钟"cki"连接至反相器105的输入和并对D型触发器114计 时。从反相器104缓冲输出并由D型触发器114的Q输出产生输出时 钟"cko"。由反相器101-103来缓存d2、 dl和d0三位除数输入，而且， d2、 dl和dO三位出入输入被分别连接至多路复用器(MXD0) 108、 (MXD1) 110和(MXD2) 112的数据输入"D0"。取决于cko的逻辑状态，三位存储器元件、D型触发器114-117 要么工作在"运行"模式(cko:l)，要么工作在"初始化"模式(cko=0)。 举例来说，在"运行"模式中，它们如纹波降值计数器(ripple down counter) —样运转。由cki来对FF0 115计时，由FF0 115的输出来对 FF1116计时，由FF1 116的输出来对FF2 117计时。最后，它们纹波 计数至所有三个Q输出均为零处，例如，q0=ql=q2=0。然后，进入" 初始化"模式。在"cki"随后的下降沿处，来自FFN 114的"qn"上升至逻辑1，而 在所有的多路复用器108-113的"S0"输入处的"cko"降至逻辑0。接着， 所有的多路复用器将除数输入d0、 dl和d2路由至触发器115-117的 D输入。在"cki"的后续的上升沿处，数据输入被锁存至数据输出，例 如，q0=d0、 ql=dl、禾口 q2=d2。由于禁止所有的除数输入位都为零，因此，至少一位应为逻辑l。 在或门107的输出处，三个d0-d2位的逻辑或将总是产生逻辑1。这 将纹波通过或门106，并把FFN 114的D输入设置为逻辑1。在"cki" 的后续的下降沿处，来自FFN 114的qn返回至逻辑0，并且，"cko"
返回至逻辑1 。FF0-FF2存储器元件触发器115-117返回至"运行"模式， 并且，它们可以纹波计数新载入的除数。"运行"模式的周期将运转至少一个输入时钟周期，至多七个输入 时钟周期，这取决于三个除数输入位的状态。图2表示用于被编程为除以3 (d2=0， dl = l， d0=0)的分频器100 的一组信号波形200。将三位可编程分频器扩展至M位是简单的。对每个附加位k，增 加一级，该级包括D型触发器FFk、时钟多路复用器MXCk、数据多 路复用器MXDk、反相器Idk以及或门ORQk。图3示出了本发明的代表性的三位、完全模块化的分频器实施例， 在此用通用附图标号300来表示。模块化的分频器300包括D型触发 器(FFN) 302、接收输入时钟"cki"的反相器304以及或门306。 Q输 出(qn)连接至提供输出时钟"cko"的反相器308。第一模块310包括两个一位多路复用器(MXD0) 311和(MXC0) 312。它们的Z输出分别连接至D型触发器313的D输入和时钟输入。 如果有的话，Q输出(q0)向后续级提供计数。或非门314提供最后 的计数信号(fc0)。除数位输入(d0)连接至反相器315，反相器315 向多路复用器311的D0输入输出反相信号(inverse) (f0)。为防止多 路复用器所使用的"cki"和"cko"信号输入过载，该信号在被发送至下一 模块之前被缓冲。缓冲器316接受"cki"，并为随后的模块输出 "cki—buf0"。缓冲器317接受"cko"，并为随后的级输出"cko—buf0"。第二模块320与模块310相同，并包括两个一位多路复用器 (MXD1) 321和(MXC1) 322。它们的Z输出分别连接至D型触发 器(FF1) 323的D输入和时钟输入。如果有的话，Q输出(ql)向 后续级提供它的计数。或门324提供最后的计数信号(fcl)。除数位 输入(dl)连接至反相器325，反相器325向多路复用器321的D0 输入输出反相信号(fl)。缓冲器326从前一模块接受"cki—buf0"，并 为随后的模块生成"cki—bufl"。缓冲器327接受"cko—bufO"，并为随后 的模块输出"cko—bufl"。第三模块330与模块310和320相同，并包括两个一位多路复用 器(MXD2) 331和(MXC2) 332。它们的Z输出分别连接至D型触 发器(FF2) 333的D输入和时钟输入。如果有的话，Q输出(q2) 向后续级提供计数。或门334提供最后的计数信号(fc2)，其纹波降 至或门306和FFN 302。除数位输入(d2)连接至反相器335，反相 器335向多路复用器331的DO输入输出反相信号(f2)。缓冲器336 从前一模块接受"cki—bufl"，并为任何后继的模块输出"cki—buf2"。缓 冲器337同样从前一模块320接受"cko—bufl"，并输出"cko—buf2"。如果"cki"和"cko"信号不是由各级所缓冲的，则扩展分频器(例如， 扩展至6位)可能会超过初始驱动器的输出(fan-out)限制。但是， 如果对于大型配置总是包括足够大的缓冲器，则在小型配置时它们就 会不必要地浪费能源。因此，每个M位配置可能需要最佳化，以寻求 性能和电力消耗的最佳平衡。为实现与值M无关的负载，在每个位块中添加两个反相器。这个 模块化结构中的每个信号都具有与分频器中的位块数目无关的负载。 这样的模块化结构允许设计师在晶体管和布线层面上优化单一的位 块，并因此简单地级联M位块，以形成M位可编程分频器。图4示出本发明的代表性的三位、完全模块化的可编程分频器实 施例，在此用通用附图标号400来表示。它改进分频器300的性能， 但代价是需要两种模块， 一个是奇数的，另一个是偶数的。模块化的 分频器400包括D型触发器(FFN) 402、接收输入时钟"cki"的反相 器404以及非与门406。 Q输出(qn)连接至提供输出时钟"cko"的反 相器408。第一模块410是偶数位类型的，并且包括两个一位多路复用器 (MXD0) 411和(MXC0) 412。它们的Z输出分别连接至D型触发 器413的D输入和时钟输入。如果有的话，Q输出(q0)向后续级提 供计数。或非门414提供最后的计数信号(fc0)。除数位输入(d0) 连接至反相器415，反相器415向多路复用器411的D0输入输出反相 信号(f0)。反相器416接受"cki"，并生成用于多路复用器412的数据 输入(D0、 Dl)的"cki—bufO"。反相器417和418接受"cko"，并生成 用于两个多路复用器的选择器输入(S0)的"cko一bufi"。
第二模块420是奇数位类型的，并且包括两个一位多路复用器(MXD1) 421和(MXC1) 422。它们的Z输出分别连接至D型触发 器(FF1) 423的D输入和时钟输入。如果有的话，Q输出(ql)向 后续级提供计数。与非门424提供最后的计数信号(fcl)。除数位输 入(dl)连接至反相器425，反相器425向多路复用器421的D0输入 输出反相信号(fl)。反相器426接受"cki—bufO"，并生成用于多路复 用器422的数据输入(DO)的"cki—bufl"。反相器427接受"cko—bufO"， 并生成用于两个多路复用器421和422的选择器输入(SO)的 "cko—buf 1"。第三模块430也是偶数位类型的，并且包括两个一位多路复用器 (MXD2) 431和(MXC2) 432。它们的Z输出分别连接至D型触发 器(FF2) 433的D输入和时钟输入。如果有的话，Q输出(q2)向 后续级提供计数。或非门434提供最后的计数信号(fc2)。除数位输 入(d2)连接至反相器435，反相器435向多路复用器431的D0输入 输出反相信号(f2)。反相器436接受"cki—bufl"，并生成用于多路复 用器432的数据输入(DO)的"cki—buf2"。反相器437和438从前一 级420接受"cko—bufl"，并生成用于两个多路复用器431和432的选 择器输入(SO)的"cko—buf2i"。如图4中的例子所示，可以通过添加附加的奇数和偶数模块化的 位块来调节附加的除数位。如果通过fc2、 fcl和fc0到FFN 402的D 输入的累积传播延迟不是问题，则无论是偶数位或奇数位类型，所有 的级都可以是一样的。否则，将特别的数字逻辑半导体技术用于逻辑 门406、 414、 424禾B 434 。分频器400使用不同的奇数和偶数的模块化的位块，以减少整体 的传播延迟。或非门414、 434被用于偶数位块中，而与非门424被用 于奇数位块中。在CMOS技术中，或门使用两个反相级，并因此施加 两个传播延迟。在CMOS中可以只以单反相级来实现或非门和与非 门。结果是FFN 402的D输入与qO之间的传播延迟被减半，这允许 可编程分频接受更高的"cki"输入频率。分频器100、 300和400不具有占空比为50W的"cko"输出。如果
50%的占空比是重要的，则图5的分频器500代表了一个解决方案。图5中示出本发明的50%占空比的三位可编程分配器实施例，在 此用通用附图标号500来表示。对任何除数输入dO、 dl和d2来说， 分频器500将总是从R-S触发器502的输出生成具有50/50占空比的 "cko50"输出。分频器500还包括D型触发器504-408， 一位数据多路复用器 510-516、或门518-521、与非门522、异或门524-527、与门528-530 以及反相器532-537。FFN 505的"qn"输出被求反，并被反相器537缓冲，以生成非50% 占空比的"cko"。这控制聚在FF0 506、 FF1 507和FF2 508周围的三计 数器级的运行/初始化模式。触发(toggle)多路复用器MXDO 511、 MXCO 512、 MXDl 513、 MXCO 514、 MXD2 515和MXC2 516的选择 器输入，以允许除数d0-d2 (f0-f2)在随后的时钟或者前一级的溢出 计数上被加载到触发器506-508中。"cko"信号具有正确的输出分频，但不必是所要求的50%占空比。因此，由与非门522、异或门524-527和与门528-530所形成的逻辑与 d0-d2输入一起被用于确定何时应当完全触发RS锁存器502。多路复 用器510和触发器504根据d0的状态，使用"cko"信号及其反相形式 "qn"来设置RS锁存器502。其它的组合逻辑可被用来实现相同的结果， 例如，50。/。占空比的"cko50"。来说，通过参考图5，分频器500的模块化的、可扩展的结构对 于本领域技术人员而言是显而易见的。分频器500可以被扩展为处理 几乎任何m位的分频器。图6示出了在分频器500的模型实现的测试中的关键点处获得的 几个波形，"cko50"表示占空比为50%的输出。虽然已经描述和示出了本发明的具体的实施例，但它们不应被视 作对本发明的限制。毫无疑问，对本领域的技术人员来说，进行修改 和变更将是简单的，本发明只受所附权利要求范围的限制。
权利要求
1.一种多位的、可编程的、模块化的数字分频器，用于将输入频率除以m位整数除数，以生成分频的输出频率，其中，在每个输出时钟结束时利用除数输入将m个触发器级重新初始化，而且，其中，每个除数位通过由时钟输出控制的各个数据多路复用器，被选通到存储元件，并且，其中，提供运行/初始化模式控制器以接收所述输入频率和产生分频的输出频率，并控制所述重新初始化的定时。
2. —种多位的、可编程分频器，包括运行/初始化模式控制器， 具有分频器时钟输入"cki"，并用于生成分频器时钟输出"cko"; m个触 发器级的多个触发器级，被配置成环路，且每个都具有时钟输入、D 输出和Q输出；m个数据选择器的相应多个数据选择器，根据所述分 频器时钟输出"cko"，连接以将Q输出或者除数位输入选通到相应触发 器级的D输入；m个时钟选择器的相应多个时钟选择器，根据所述分 频器时钟输出"cko"，连接以将所述分频器时钟输入"cki"或者前一级的 Q输出选通到相应触发器级的时钟输入。
3. 如权利要求2所述的分频器，进一步包括与所述分频器时 钟输出"cko"同步的50%占空比的输出"cko50"。
4. 如权利要求2所述的分频器，进一步包括提供用于50%占 空比输出"cko50"的输出锁存器，由所述分频器时钟输出"cko"控制， 并由所述分频器时钟输入"cki"触发。
5. 如权利要求2所述的分频器，进一步包括模块化结构，其中， m个触发器级的多个触发器级、m个数据选择器的相应多个数据选择 器和m个时钟选择器的相应多个时钟选择器中的单独一个被设置在m 个模块中，且每个模块都向运行/初始化模式控制器生成输出周期结束 的组合信号。
6. 如权利要求2所述的分频器，进一步包括模块化结构，其中， 取决于是作为奇数位级还是作为偶数位级而使用，m个触发器级的多 个触发器级、m个数据选择器的相应多个数据选择器和m个时钟选择 器的相应多个时钟选择器中的单独一个被以两种类型设置在m个模 块中，并且，每个模块向运行/初始化模式控制器生成只具有一个门传 播延迟贡献的输出周期结束的组合信号。
全文摘要
一种多位的、可编程的、模块化的数字分频器，其将输入频率除以m位整数除数，以生成输出频率。在每个输出时钟结束时，该整数除数使用除数输入将m个触发器级重新初始化。每个除数位通过由时钟输入控制的各个数据多路复用器被选通到D输入。运行/初始化模式控制器接收输入频率和生成分频的输出频率，并控制再初始化的定时。
文档编号H03K23/00GK101213749SQ200680023540
公开日2008年7月2日 申请日期2006年6月30日 优先权日2005年6月30日
发明者宋文艺, 格特因·约尔丹斯 申请人:皇家飞利浦电子股份有限公司