专利名称：晶体管开关的布局方案和方法、半导体器件和方法
技术领域：
本申请要求2006年7月24日向韩国知识产权局提交的韩国专利申请第 10 _ 2006 - 0068957号的优先权，通过引用而在这里合并其全部内容。
示例实施例涉及功率选通(gating)晶体管开关的布局方案、功率选通晶 体管开关的布局方法、包括该功率选通晶体管开关的半导体器件、和半导体 器件的功率选通方法。而且，示例实施例涉及这样的功率选通晶体管开关的
布局方案、功率选通晶体管开关的布局方法、包括该功率选通晶体管开关的 半导体器件、和半导体器件的功率选通方法，其中可利用多晶硅(poly)电
阻器而顺序施加和/或阻止(blocked)电源电压和/或地电压到逻辑电路，而 不需要一个或多个分离器件。
背景技术：
移动装置的重要问题在于低功耗。所以，正在开发各种低功率方法。其 中一种方法是功率选通。
功率选通在逻辑电路的激活模式下，导通功率选通晶体管开关的电力， 以将电源电压(或地电压)施加到包括具有相对低的阈值电压的多个晶体器 的逻辑电路，以便增加该逻辑电路的工作速度，并且功率选通在睡眠模式下， 关断功率选通晶体管开关的电力，以阻止将电源电压(或地电压)施加到逻 辑电路，以便降低该逻辑电路的泄漏电流。
为此，具有相对高阈值电压的金属氧化物半导体(MOS)晶体管串联连 接在电源电压(或地电压)和逻辑电路之间。功率选通对于降低便携式大规 模集成(LSI)芯片的功耗是非常有用的，该便携式大规模集成芯片停留在激 活模式中的时间大大长于停留在睡眠模式中的时间。
图l是现有技术功率选通晶体管开关IO的一部分的电路图。参考图1, 该现有技术功率选通晶体管开关10包括串联连接在电源电压VDD和虛拟电 源电压VDDV之间的PMOS晶体管Pl、 P2、 P3和P4。将该虚拟电源电压 VDDV施加到执行预定逻辑运算的逻辑电路(未示出)。
功率选通晶体管开关IO可根据其位置而包括NMOS晶体管(未示出)。 在该情况下，NMOS晶体管(未示出)串联连接在地电压(未示出)和虛拟 地电压(未示出)之间。
在激活模式中，即当将电源电压VDD施加到逻辑电路(未示出)时， 由逻辑低L的功率选通使能信号PG—EN导通PMOS晶体管Pl、 P2、 P3和 P4。功率选通使能信号PG—EN指明半导体器件处于激活模式还是睡眠模式。 导通的PMOS晶体管Pl、 P2、 P3和P4允许虚拟电源电压VDDV连接到电 源电压VDD。
在该情况下，由于逻辑电路(未示出)包括低阈值电压器件，所以逻辑 电路可执行高性能运算。泄漏电流量不比动态电流量大很多，由此降低了由 泄漏电流引起的功耗。
其间，在睡眠模式中，由逻辑高H的功率选通使能信号PG_EN关断 PMOS晶体管Pl、 P2、 P3和P4，从而不向逻辑电路(未示出)供应电力。
然而，功率选通晶体管开关10的PMOS晶体管Pl、 P2、 P3和P4同时 导通或关断，这引起开关噪声。该开关噪声可导致逻辑电路(未示出)的故 障。
图2是另 一现有技术功率选通晶体管开关20的一部分的电路图。参考图 2,该功率选通晶体管开关20包括控制器件，以便顺序导通或关断PMOS晶 体管P1、 P2、 P3和P4。功率选通晶体管开关20还包括延迟緩冲器。
功率选通晶体管开关20利用延迟緩冲器而顺序导通或关断PMOS晶体 管P1、 P2、 P3和P4，由此降低或去除在图1的功率选通晶体管开关10中发 生的开关噪声。然而，功率选通晶体管开关20需要延迟緩冲器和用于控制所 述延迟緩冲器的算法。
例如，功率选通晶体管开关20涉及芯片面积和/或控制复杂性的增加。
发明内容
示例实施例可提供这样的功率选通晶体管开关的布局方案、功率选通晶 体管开关的布局方法、包括该功率选通晶体管开关的半导体器件、和半导体 器件的功率选通方法，其中可顺序导通和/或关断电源电压和/或地电压，而不 需要一个或多个分离器件。
根据示例实施例， 一种半导体器件可包括逻辑电路和/或一个或多个功率
选通晶体管开关。该逻辑电路可连接在电源电压和地电压之间。该逻辑电路 可执行一个或多个逻辑运算。所述一个或多个功率选通晶体管开关可包括 多个功率选通晶体管和/或与所述功率选通晶体管关联的多个多晶硅电阻器。 所述一个或多个功率选通晶体管开关可根据该逻辑电路的激活模式、睡眠模 式、或激活和睡眠模式，而切换电源电压向逻辑电路的施加。所述一个或多 个功率选通晶体管开关可利用所述多晶硅电阻器而将电源电压顺序施加到该 逻辑电路、顺序阻止电源电压向逻辑电路的施加、或将电源电压顺序施加到 该逻辑电路并顺序阻止电源电压向逻辑电路的施加。
根据示例实施例， 一种功率选通晶体管开关的布局方案，其中该功率选
通晶体管开关可包括多个功率选通晶体管，该布局方案可包括激活区域； 安排在所述激活区域之间的多晶硅选通区域；和/或连接所述多晶硅选通区域 的多晶硅区域。所述多晶硅区域可用作多晶硅电阻器。
根据示例实施例， 一种半导体器件的功率选通方法，其中该半导体器件 可包括连接在电源电压和地电压之间的逻辑电路和/或其中该逻辑电路执行 一个或多个逻辑运算，该功率选通方法可包括利用多个功率选通晶体管， 根据该逻辑电路的激活模式、睡眠模式、或激活和睡眠模式，而生成具有不 同逻辑电平的功率选通使能信号；和/或响应于该功率选通使能信号或该功率 选通使能信号的反相信号而切换该电源电压到该逻辑电路的施加。切换该电 源电压到该逻辑电路的施加的步骤可包括将该电源电压顺序施加到该逻辑 电路；利用该功率选通晶体管的多晶硅电阻器而顺序阻止该电源电压到该逻 辑电路的施加；或利用该功率选通晶体管的多晶硅电阻器而将该电源电压顺 序施加到该逻辑电路并顺序阻止该电源电压到该逻辑电路的施加。
根据示例实施例， 一种功率选通晶体管开关的布局方法，其中该功率选 通晶体管开关可包括多个功率选通晶体管，该布局方法可包括形成激活区 域；在激活区域之间形成多晶硅选通区域；和/或形成连接所述多晶硅选通区 域的多晶硅区域。所述多晶硅区域可用作多晶硅电阻器。
根据结合附图对示例实施例进行的以下详细描述，以上和/或其他方面和 优点将变得更清楚和更易于理解，其中
图1是现有技术功率选通晶体管开关的一部分的电路图2是另一现有技术功率选通晶体管开关的一部分的电路图； 图3A到3C是根据示例实施例的包括功率选通晶体管开关的半导体器件 的示意性方框图4是图3A的功率选通晶体管开关的一部分的电路图5是图4的功率选通晶体管开关的布局方案的图6是图3C的功率选通晶体管开关的一部分的电路图7是图示了根据示例实施例的半导体器件的功率选通方法的流程和
图8是图示了根据示例实施例的功率选通晶体管开关的布局方法的流程图。
具体实施例方式
现在将参考附图而更全面地描述示例实施例。然而，可以以许多不同形 式实施这些实施例，并且实施例不应被解释为限于这里阐明的示例实施例。 相反，提供这些示例实施例是为了使得该公开透彻和完整，并将向本领域普 通技术人员全面传达该范围。在附图中，为了清楚起见，可夸大层和区域的厚度。
将理解的是，当元件被称为"在另一组件之上"、"与其相连"、"与其电 气相连"、或"与其耦接，，时，其可以直接在另一组件之上、与另一組件直接 相连、与另一组件直接电气相连、或与另一组件直接耦接，或者可存在中间 组件。相反，当组件被称为"直接在另一组件之上"、"与其直接相连"、"与 其直接电气相连"、或"与其直接耦接"时，不存在中间组件。如这里使用的， 术语"和/或"包括一个或多个关联所列项目的任何和全部组合。
将理解的是，尽管这里可使用术语第一、第二、第三等来描述各种元件、 组件、区域、层、和/或部件，但是这些元件、组件、区域、层、和/或部件不 应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层、 和/或部件与另一个元件、组件、区域、层、和/或部件。例如，第一元件、组 件、区域、层、和/或部件可被称为第二元件、组件、区域、层、和/或部件， 而不脱离示例实施例的教义。
如图所示，为了易于描述一个组件和/或特征和另一个组件和/或特征、或 其他(多个)组件和/或(多个)特征之间的关系，这里可使用部分相对术语，
例如"在…之下"、"在…下面"、"下面"、"在…上面"、"上面"等。应该理 解，部分相对术语意欲包含除了图中描绘的方向之外的、使用中或操作中的 装置的不同方向。
这里使用的术语仅是为了描述特定示例实施例的目的，并不意欲进行限 制。如这里使用的，单数形式"一"、"一个"和"该"意欲也包括复数形式， 除非在上下文中以别的方式明确指明。还应进一步理解，术语"包括
(comprises )，，、"包含(comprising )，，、"含有(includes)"和/或"由…组成 (including)"当在说明书中使用时，指定规定的特征、整体(integers )、步
骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整体、
步骤、操作、元件和/或组件的存在或添加。
除非以别的方式定义，否则这里使用的所有术语(包括技术和科学术语)
具有示例实施例所属技术领域的技术人员所共同理解的相同含义。应进一步 理解，例如在共用字典中定义的术语之类的术语应被解释为具有与它们在相 关技术的环境中的含义一致的含义，并不应被解释为理想或过分正式的意义， 除非在这里进行了特别定义。
现在将参考在附图中图示的示例实施例，其中相同的附图标记可始终表 示相同的组件。
图3A到3C是根据示例实施例的包括功率选通晶体管开关120和/或140 的半导体器件100a、 100b和100c的示意性方框图。参考图3A到3C,半导 体器件100a、 100b和100c可包括根据示例实施例的功率选通晶体管开关， 包括逻辑电路180和/或功率选通晶体管开关120和/或140。逻辑电路180可 连接在电源电压VDD和地电压VSS之间，以执行一个或多个逻辑运算((多 个)逻辑运算可以是预定的或可以不是预定的)。功率选通晶体管开关120和 /或140可根据逻辑电路180的激活/睡眠模式而切换电源电压VDD向逻辑电 5各180的施力口。
功率选通晶体管开关120和/或140可包括多个功率选通晶体管。功率选 通晶体管开关120和/或140可根据功率选通晶体管开关120和/或140的位置 而包括不同类型的MOS晶体管。
例如，当将功率选通晶体管开关120安排在电源电压VDD和逻辑电路 180之间时，功率选通晶体管开关120可包括PMOS晶体管。例如，当将功 率选通晶体管开关140安排在逻辑电路180和地电压VSS之间时，功率选通
晶体管开关140可包括NMOS晶体管。
功率选通晶体管开关120和/或140可使用多个功率选通晶体管的多晶硅 电阻器而将电源电压VDD顺序施加到逻辑电路180和/或可顺序阻止将电源 电压VDD施加到逻辑电路180。下面将更详细地描述功率选通晶体管开关120 和/或140的示例操作。
图4是图3A的功率选通晶体管开关120的一部分的电路图。参考图3A 和4,功率选通晶体管开关120可以安排在电源电压VDD和逻辑电路180之 间。功率选通晶体管开关120可包括PMOS晶体管Pl、 P2、 P3和/或P4。
每一PMOS晶体管Pl、 P2、 P3和/或P4的第一端可与电源电压VDD相 连和/或每一 PMOS晶体管Pl、 P2、 P3和/或P4的第二端可与虚拟电源电压 VDDV相连。可将虚拟电源电压VDDV施加到逻辑电路180。 PMOS晶体管 Pl、 P2、 P3和/或P4的每一栅极可与相邻晶体管的每一栅极串联连接。
当逻辑电路180处于激活模式时，即当将功率选通使能信号PG_EN施加 到逻辑低L时，PM0S晶体管P1、 P2、 P3和/或P4可导通，从而将电源电压 VDD施加到逻辑电路180。
根据示例实施例的功率选通晶体管开关120可包括多晶硅电阻器122, 并由此可将电源电压VDD顺序施加到逻辑电路180。可将多晶硅电阻器122 安排在相邻晶体管的栅极之间。可通过利用例如硅化金属(salicide)阻止区 遮盖(masking )方法遮盖PMOS晶体管Pl 、 P2、 P3和/或P4的多晶硅区域 而形成多晶硅电阻器122。
图5是图4的功率选通晶体管开关120的布局方案的图。参考图4和5， 为了降低晶体管的纯电阻部分(resistance component),该晶体管可掺杂有金 属(例如，钴、镍、鉑、钛、和/或鴒)、加热、并经过合金处理，这被称为 硅化金属。硅化金属工艺可降低晶体管的纯电阻部分。
然而，示例实施例的功率选通晶体管开关120可对PMOS晶体管P1、P2、 P3和/或P4的多晶硅电阻器122进行硅化金属阻止区遮盖，从而防止多晶硅 电阻器122的纯电阻部分降低。也就是说，功率选通晶体管开关120可包括 多晶硅电阻器122。
参考图3A和4,可将多晶硅电阻器122安排在PMOS晶体管Pl、 P2、 P3和/或P4的栅极之间，使得PM0S晶体管P1、 P2、 P3和/或P4可以不同 时导通和/或截止。例如，PM0S晶体管P1、 P2、 P3和/或P4可顺序导通和/
或截止，从而将电源电压VDD顺序施加和/或阻止到逻辑电路180。
图6是图3C的功率选通晶体管开关140的一部分的电路图。参考图3C 和6,功率选通晶体管开关140可以安排在逻辑电路180和地电压VSS之间。 功率选通晶体管开关140可包括多个NMOS晶体管N1、 N2、 N3和/或N4。
NMOS晶体管Nl、 N2、 N3和/或N4可执行与图4所示PMOS晶体管 Pl、 P2、 P3和/或P4类似的操作。然而，可以例如通过功率选通晶体管开关 140的反相信号PG一ENB来导通和/或截止NMOS晶体管Nl、 N2、 N3和/或 N4。 NMOS晶体管Nl、 N2、 N3和/或N4中的每一个的第一端可与地电压 VSS相连，而NMOS晶体管Nl、 N2、 N3和/或N4的第二端可与虛拟地电压 VSSV相连。
参考图3B,例如，半导体器件100b可包括分别在电源电压VDD和逻辑 电路180之间以及在逻辑电路180和地电压VSS之间的功率选通晶体管开关 120和140。功率选通晶体管开关120和140可以与图4和6所示的功率选通 晶体管开关120和140相同。
根据示例实施例的包括功率选通晶体管开关120和/或140的半导体器件 100a、 100b、和100c可使用多晶硅电阻器122,来将电源电压VDD顺序施 加和/或阻止到逻辑电路180,而不需要一个或多个单独器件。所以，可降低 芯片面积和/或可降低或消除开关噪声。
图7是图示了根据示例实施例的半导体器件的功率选通方法700的流程
图。参考图7，根据示例实施例的半导体器件的功率选通方法700可包括利 用多个功率选通晶体管根据逻辑电路的激活/睡眠模式而生成具有不同逻辑
电平的功率选通使能信号(操作S720)、和/或响应于功率选通使能信号或响 应于功率选通使能信号的反相信号而切换电源电压向逻辑电路的施加(操作 S740 )。
在操作S740，可使用功率选通晶体管的多晶硅电阻器来将电源电压顺序 施加到逻辑电路(操作S744 )和/或顺序阻止将电源电压施加到逻辑电路(操 作S746 )。
图8是图示了根据示例实施例的功率选通晶体管开关的布局方法800的 流程图。参考图8,根据示例实施例的功率选通晶体管开关的布局方法800 可包括形成激活区域(操作S820 )、在激活区域之间形成多晶硅选通区域(操 作S840 )、和/或形成连接多晶硅选通区域的多晶硅区域(操作S860 )。这些
多晶硅区域可用作多晶硅电阻器。
可通过遮盖上述多晶硅区域而形成多晶硅电阻器。详细地说，根据示例
法800可利用通过对功率选通晶体管的多晶硅区域进行硅化金属阻止区遮盖 所形成的多晶硅电阻器，而顺序施加和/或阻止电源电压到逻辑电路。
根据示例实施例的半导体器件的功率选通方法700和/或功率选通晶体管 开关的布局方法800可以与上述半导体器件和/或功率选通晶体管开关的布局 方案类似或相同。所以，示例实施例所属领域的普通技术人员可理解根据示 例实施例的半导体器件的功率选通方法700和/或功率选通晶体管开关的布局 方法800,并因此省略了对其的详细描述。
根据示例实施例的功率选通晶体管开关的布局方案和/或布局方法，半导 体器件可顺序施加和/或阻止电源电压到逻辑电路，而无需一个或多个单独器 件，并由此可降低芯片面积和/或降低或消除开关噪声。
尽管已具体示出和描述了示例实施例，但是本领域技术人员将理解，可 在这里进行形式和细节的各种改变，而不脱离由以下权利要求所限定的本发 明的精神和范围。
权利要求
1.一种半导体器件，包括逻辑电路；和一个或多个功率选通晶体管开关；其中该逻辑电路连接在电源电压和地电压之间，其中该逻辑电路执行一个或多个逻辑运算，其中所述一个或多个功率选通晶体管开关包括多个功率选通晶体管；和与所述功率选通晶体管关联的多个多晶硅电阻器；其中所述一个或多个功率选通晶体管开关根据该逻辑电路的激活模式、睡眠模式、或激活和睡眠模式，而切换电源电压向逻辑电路的施加，并且其中所述一个或多个功率选通晶体管开关利用所述多晶硅电阻器而将电源电压顺序施加到该逻辑电路、顺序阻止电源电压向逻辑电路的施加、或将电源电压顺序施加到该逻辑电路并顺序阻止电源电压向逻辑电路的施加。
2. 根据权利要求1的半导体器件，其中通过遮盖功率选通晶体管的多晶 硅区域，而形成所述多晶硅电阻器。
3. 根据权利要求2的半导体器件，其中利用硅化金属阻止区遮盖方法来 遮盖所述多晶硅区域。
4. 根据权利要求1的半导体器件，其中所述功率选通晶体管中的每一个 的第一端与第一公共节点相连，其中所述功率选通晶体管中的每一个的第二端与第二公共节点相连，和 其中所述功率选通晶体管的每一栅极与相邻功率选通晶体管的每一栅极 串联连接。
5. 根据权利要求4的半导体器件，其中所述多晶硅电阻器形成在相邻功 率选通晶体管的栅极之间。
6. 根据权利要求1的半导体器件，其中所述一个或多个功率选通晶体管 开关安排在该电源电压和该逻辑电路之间。
7. 根据权利要求4的半导体器件，其中该功率选通晶体管是由指明该逻 辑电路的激活模式、睡眠模式、或激活和睡眠模式的功率选通使能信号导通 的PMOS晶体管。
8. 根据权利要求7的半导体器件，其中该第一公共节点的电压是该电源 电压，并且其中该第二公共节点的电压是虛拟电源电压。
9. 根据权利要求1的半导体器件，其中所述一个或多个功率选通晶体管 开关安排在该逻辑电路和该地电压之间。
10. 根据权利要求4的半导体器件，其中该功率选通晶体管是由指明该 逻辑电路的激活模式、睡眠模式、或激活和睡眠^^莫式的功率选通使能信号的 反相信号导通的NMOS晶体管。
11. 根据权利要求IO的半导体器件，其中该第一公共节点的电压是该地 电压，并且其中该第二公共节点的电压是虚拟地电压。
12. 根据权利要求1的半导体器件，还包括 两个或多个功率选通晶体管开关；其中所述两个或多个功率选通晶体管开关中的至少一个安排在该电源电 压和该逻辑电^各之间，和其中所述两个或多个功率选通晶体管开关中的至少一个安排在该逻辑电 ^各和该地电压之间。
13. —种功率选通晶体管开关的布局方案，其中该功率选通晶体管开关 包括多个功率选通晶体管，该布局方案包括激活区域；安排在所述激活区域之间的多晶硅选通区域；和 连接所述多晶硅选通区域的多晶硅区域； 其中所述多晶硅区域用作多晶硅电阻器。
14. 根据权利要求13的布局方案，其中通过遮盖所述多晶硅区域而形成 所述多晶硅电阻器。
15. 根据权利要求14的布局方案，其中利用硅化金属阻止区遮盖方法来 遮盖所述多晶硅区域。
16. 根据权利要求13的布局方案，其中所述功率选通晶体管中的每一个 的第 一 端与第 一公共节点相连，其中所述功率选通晶体管中的每一个的第二端与第二公共节点相连，和 其中所述功率选通晶体管的每一栅极与相邻功率选通晶体管的每一栅极 串联连接。
17. 根据权利要求16的布局方案，其中所述多晶硅电阻器形成在相邻功 率选通晶体管的栅极之间。
18. 根据权利要求13的布局方案，其中由以下信号导通所述晶体管 功率选通使能信号；或功率选通使能信号的反相信号。
19. 一种半导体器件的功率选通方法，其中该半导体器件包括连接在电 源电压和地电压之间的逻辑电路，并且其中该逻辑电路执行一个或多个逻辑 运算，该功率选通方法包括利用多个功率选通晶体管，根据该逻辑电路的激活模式、睡眠模式、或 激活和睡眠模式，而生成具有不同逻辑电平的功率选通使能信号；和响应于该功率选通使能信号或该功率选通使能信号的反相信号而切换该 电源电压向该逻辑电^各的施力o;其中切换该电源电压向该逻辑电路的施加的步骤包括将该电源电压顺序施加到该逻辑电路；利用该功率选通晶体管的多晶硅电阻器而顺序阻止该电源电压向该逻辑 电^各的施力口；或利用该功率选通晶体管的多晶硅电阻器而将该电源电压顺序施加到该逻 辑电路并顺序阻止该电源电压向该逻辑电路的施加。
20. 根据权利要求19的功率选通方法，其中通过遮盖功率选通晶体管的 多晶硅区域，而形成所述多晶硅电阻器。
21. 根据权利要求20的功率选通方法，其中利用硅化金属阻止区遮盖方 法来遮盖所述多晶硅区域。
22. 根据权利要求19的功率选通方法，其中所述功率选通晶体管中的每 一个的第 一端与第 一公共节点相连，其中所述功率选通晶体管中的每一个的第二端与第二公共节点相连，和 其中所述功率选通晶体管的每一栅极与相邻功率选通晶体管的每一栅极 串联连接。
23. 根据权利要求22的功率选通方法，其中所述多晶硅电阻器形成在相 邻功率选通晶体管的栅极之间。
24. —种功率选通晶体管开关的布局方法，其中该功率选通晶体管开关 包括多个功率选通晶体管，该布局方法包括 形成激活区域；在激活区域之间形成多晶硅选通区域；和 形成连接所述多晶硅选通区域的多晶硅区域； 其中所述多晶硅区域用作多晶硅电阻器。
25. 根据权利要求24的布局方法，其中通过遮盖所述多晶硅区域而形成 所述多晶硅电阻器。
26. 根据权利要求25的布局方法，其中利用硅化金属阻止区遮盖方法来 遮盖所述多晶硅区域。
27. 根据权利要求24的布局方法，其中所述功率选通晶体管中的每一个 的第 一端与第 一公共节点相连，其中所述功率选通晶体管中的每一个的第二端与第二公共节点相连，和 其中所述功率选通晶体管的每一栅极与相邻功率选通晶体管的每一栅极 串联连接。
28. 根据权利要求27的布局方法，其中所述多晶硅电阻器形成在相邻功 率选通晶体管的栅极之间。
全文摘要
一种半导体器件可包括逻辑电路以及一个或多个功率选通晶体管开关。该逻辑电路可连接在电源电压和地电压之间，并可执行一个或多个逻辑运算。所述一个或多个功率选通晶体管开关可包括多个功率选通晶体管和多晶硅电阻器，并可根据该逻辑电路的激活模式、睡眠模式、或激活和睡眠模式，而切换电源电压向逻辑电路的施加。所述一个或多个功率选通晶体管开关可利用所述多晶硅电阻器而将电源电压顺序施加到该逻辑电路、顺序阻止电源电压向逻辑电路的施加、或将电源电压顺序施加到该逻辑电路并顺序阻止电源电压向逻辑电路的施加。
文档编号H03K17/72GK101114829SQ20071013860
公开日2008年1月30日 申请日期2007年7月24日 优先权日2006年7月24日
发明者蔡炅国, 金光日 申请人:三星电子株式会社