专利名称：：逻辑门、扫描驱动器以及使用其的有机发光二极管显示器的制作方法
技术领域：
：本发明的实施例涉及逻辑门、扫描驱动器以及使用其的有机发光二极管显示器。特别地，本发明的实施例涉及可以通过使用PMOS晶体管而实现的逻辑门，和扫描驱动器以及使用其的有机发光二极管(0LED)显示器。
背景技术：
：最近，呈现出减小的重量和体积的(这正是阴极射线管(CRT)的缺点)各种平板显示器已经发展起来。平板显示器包括，例如液晶显示器(LCD)、场发射显示器(FED)、等离子显示板(PDP)、以及OLED显示器。0LED显示器利用通过重组电子和空穴而发光的有机发光二极管。0LED显示器具有高响应速率和低功耗的优点。OLED显示器可以包括像素、数据驱动器和扫描驱动器。像素可以以矩阵的形式排列。数据驱动器可以驱动耦合到像素的数据线，并且扫描驱动器可以驱动同样耦合到像素的扫描线。数据驱动器可以在每一个水平时间段提供与数据相对应的数据信号，因此使像素显示预定图像。扫描驱动器可以在每一个水平时间段提供扫描信号以选择向哪个像素提供数据信号。由于OLED显示器尺寸的增加，最好在0LED面板上形成扫描驱动器以减小尺寸、重量及其生产成本。然而，由于传统的扫描驱动器包括PMOS晶体管和丽0S晶体管，所以难以在面板上形成这样的扫描驱动器。因此，存在对由单一类型的M0S晶体管形成的扫描驱动器的需求。
发明内容因此，本发明涉及逻辑门、扫描驱动器以及使用其的有机发光二极管显示器，其基本上克服了由现有技术的局限和缺点而带来的一个或者多个问题。因此，本发明的实施例的一个特征是提供适用于集成到平板显示器并包括一种类型的晶体管的逻辑门。因此，本发明的实施例的另一个特征是提供具有包括一种类型的晶体管的逻辑门的扫描驱动器。因此，本发明的实施例的又一个特征是提供包括作为同一面板的部分的像素电路和扫描驱动器逻辑门的显示器。本发明的至少一个上述和其它特征以及优点可以通过提供逻辑门而实现，其包括第一驱动器，配置成接收至少一个输入信号、并且配置成与至少一个输入信号对应地控制第一电源和逻辑门的第一节点之间的连接；第二驱动器，耦合到第一节点和第二电源、并配置成控制第一节点的电压；第三驱动器，配置成与第一节点的电压对应地控制第一输入端子和第一电源之间的连接；控制晶体管，配置成控制第三驱动器和第二电源之间的连接；第四驱动器，配置成控制控制晶体管的栅极电极和第二电源之间的连接；以及第二电容器，耦合在控制晶体管的第一电极和控制晶体管的栅极电极之间，其中控制晶体管和第一驱动器、第二驱动器、第三驱动器和第四驱动器中的所有晶体管是同一类型的M0S晶体管。控制晶体管和第一驱动器、第二驱动器、第三驱动器和第四驱动器中的晶体管可以是PMOS晶体管。第一驱动器可以包括多个串联耦合在第一电源和第一节点之间的晶体管，并且晶体管可以配置成与多个输入信号对应地操作。第一驱动器包括第一晶体管，配置成与第一输入信号对应地操作；第二晶体管，配置成与第二输入信号对应地操作；第三晶体管，配置成与第三输入信号对应地操作。当第一驱动器将第一电源连接到第一节点时，第二驱动器可以配置成将第一节点保持在第一电源的电压，而在其它时期，第二驱动器可以配置成将第一节点保持在第二电源的电压。第二驱动器可以包括第四晶体管，配置成控制第一节点和第二电源之间的连接；第五晶体管，具有耦合到第四晶体管的栅极电极的第一电极并且具有耦合到第二电源的第二电极和栅极电极；以及第一电容器，耦合在第一电极和第四晶体管的栅极电极之间。第四晶体管的长宽比可以设置为比第一晶体管、第二晶体管、以及第三晶体管的范围更窄的范围。第二驱动器可以包括第四晶体管，配置成控制第一节点和第二电源之间的连接；第一电容器，耦合在第四晶体管的第一电极和栅极电极之间；第二十晶体管、第二十一晶体管以及第二十二晶体管，其中第二十、第二十一、以及第二十二晶体管可以串联耦合在第四晶体管的第一电极和栅极电极之间，并且可以配置成与多个输入信号对应地操作；以及第二十三晶体管、第二十四晶体管以及第二十五晶体管，其中第二十三、第二十四、以及第二十五晶体管可以并联耦合在第四晶体管的栅极电极和第二电源之间，并且可以配置成与多个输入条信号对应地操作。第三驱动器可以包括第六晶体管，配置成与第一节点的电压对应控制第一电源和控制晶体管的第一电极之间的连接。第三驱动器还可以包括第七晶体管，配置成与第一节点的电压对应地控制控制晶体管的第一电极和栅极电极之间的连接。第三驱动器包括第三十晶体管、第三十一晶体管、第三十二晶体管、以及第三十三晶体管，第三十晶体管可以配置成与第一节点的电压对应地控制第一电源和第四驱动器之间的连接，第三十一晶体管可以配置成控制第一电源和第三十三晶体管之间的连接，并且可以具有耦合到第三十晶体管的第二电极的栅极电极，第三十三晶体管可以配置成与第一节点的电压对应地控制在第三十一晶体管和第二电源之间的连接，并且第三十二晶体管可以配置成控制控制晶体管和第一电源之间的连接，并且可以具有耦合到第三十一晶体管的第二电极的栅极电极。控制晶体管的栅极电极可以耦合到第三十晶体管的第二电极。第四驱动器可以包括串联耦合在控制晶体管的栅极电极和第二电源之间的多个晶体管，并且这些晶体管可以配置成与多个输入信号对应地操作。第四驱动器可以包括第九晶体管，配置成与第一输入信号对应地操作；第十晶体管，配置成与第二输入信号对应地操作；以及第十一晶体管，配置成与第三输入信号对应地操作。第四驱动器可以包括第九晶体管，具有耦合到控制晶体管的栅极电极的第一电极，并且可以具有耦合到第二电源的第二电极和栅极电极。控制晶体管的长/宽比可以设置为比第三驱动器中所包括的至少一个晶体管的范围更窄的范围。本发明的至少一个上述和其它特征以及优点还可以通过提供扫描驱动器来实现，其包括至少一个解码器，具有多个配置成提供多个第一信号的第一0R门，以及配置成在第一信号上执行OR操作并且提供多个扫描信号的多个第二0R门，其中在每一个第一OR门和第二0R门中的所有晶体管都是同一类型的M0S晶体管。在每一个第一0R门和第二0R门中的晶体管可以是PMOS晶体管。至少一个解码器可以配置成接收除驱动信号和驱动条信号之外的至少一个外部提供的信号，并且驱动信号和驱动条信号可以设置为比LOW极性的时间段长的HIGH极性的时间段。每一个第一OR门和每一个第二OR门可以包括第一驱动器，配置成接收至少一个输入信号、并且配置成与至少一个输入信号对应地控制第一电源和逻辑门的第一节点之间的连接；第二驱动器，耦合到第一节点和第二电源、并且配置成控制第一节点的电压；第三驱动器，配置成与第一节点的电压对应地控制输出端子和第一电源之间的连接；控制晶体管，配置成控制第三驱动器和第二电源之间的连接；的第四驱动器，配置成控制控制晶体管的栅极电极和第二电源之间的连接；以及第二电容器，耦合在控制晶体管的第一电极和控制晶体管的栅极电极之间，其中控制晶体管和在第一驱动器、第二驱动器、第三驱动器以及第四驱动器中的所有晶体管是同一类型的MOS晶体管。本发明的至少一个上述和其它特征以及优点还可以通过提供有机发光二极管显示器来进一步实现，其包括像素电路，耦合到相应的数据线和扫描线；数据驱动器，配置成向数据线提供数据信号；以及扫描驱动器，配置成向扫描线提供扫描信号，其中扫描驱动器包括至少一个解码器，其具有配置成提供多个第一信号的多个第一OR门，以及配置成在第一信号上执行OR操作并且提供多个扫描信号的多个第二OR门，其中在每一个第一OR门和第二0R门中的所有晶体管都是同一类型的M0S晶体管。.每一个像素电路可以包括至少一个晶体管，并且第二0R门和像素电路可以是同一面板的部分。第一0R门和数据驱动器可以是同一芯片的部分。扫描驱动器可以包括PM0S晶体管，并且扫描驱动器中的PM0S晶体管可以与像素电路中的晶体管同时形成。至少一个解码器可以设置成接收除驱动信号和驱动条信号之外的至少一个外部提供的信号，并且驱动信号和驱动条信号可以设置为比LOW极性的时间段长的HIGH极性的时间段。每一个第一0R门和每一个第二OR门可以包括第一驱动器，配置成接收至少一个输入信号、并配置成与至少一个输入信号对应地控制第一电源和逻辑门的第一节点之间的连接；第二驱动器，耦合到第一节点和第二电源、并配置成控制第一节点的电压；第三驱动器，配置成与第一节点的电压对应地控制输出端子和第一电源之间的连接；控制晶体管，配置成控制第三驱动器和第二电源之间的连接；第四驱动器，配置成控制控制晶体管的栅极电极和第二电源之间的连接；以及第二电容器，耦合在控制晶体管的第一电极和控制晶体管的栅极电极之间，其中该控制晶体管和在第一驱动器、第二驱动器、第三驱动器和第四驱动器里的所有晶体管可以是同一类型的M0S晶体管。第一驱动器可以包括多个晶体管，串联耦合在第一电源和第一节点之间,并且这些晶体管可以配置成与多个输入信号对应地操作。当第一驱动器将第一电源连接到第一节点时，第二驱动器可以配置成将第一节点保持在第一电源的电压，而在其它时期第二驱动器可以配置成将第一节点保持在第二电源的电压。第三驱动器可以配置成与第一节点的电压对应地控制第一电源和控制晶体管的第一电极之间的连接。第四驱动器可以包括多个耦合在控制晶体管的栅极电极和第二电源之间的晶体管，并且这些晶体管可以配置成与多个输入信号对应地操作。显示器可以包括多个解码器，显示器可以配置成向解码器提供多个输入信号，输入信号可以具有不同的频率，并且接收高频输入信号的解码器可以放置得比接收低频输入信号的解码器更接近第二0R门。参照附图，通过对其具体实施例的详细描述，本发明的上述和其它特征以及优点对本领域普通技术人员来说将变得更加明显，其中图1图解根据本发明的第一实施例的OR门的电路图；图2图解根据本发明的第二实施例的OR门的电路图；图3图解根据本发明的第三实施例的OR门的电路图；图4图解根据本发明的第四实施例的OR门的电路图；图5图解根据本发明的第五实施例的OR门的电路图；图6图解根据本发明的实施例的扫描驱动器的电路图；图7图解根据本发明的实施例的驱动波形；图8图解图6所示的第一OR门的连接的示意图；图9A图解根据本发明的实施例的驱动波形的详细视图；图9B图解根据本发明的另一实施例的驱动波形；以及图10图解根据本发明的实施例的有机发光二极管显示器的示意图。具体实施方式2006年8月8日向韩国知识产权局提交的名称为"LogicGate，ScanDriverandOrganicLightEmittingDiodeDisplayUsingtheSame,"的韩国专利申请No.10-2006-0074586,将其全部通过引用的方式合并在此。现在将参考附图在下文中对本发明进行更全面的说明，附图中图解了本发明的示例性实施例。然而，本发明可以以不同的形式实施并且不应该解释为受限于这里提出的实施例。而是，提供这些实施例使得公开将充分和完整,并且向本领域技术人员完全传达本发明的范围。在元件描述为耦合到第二元件的地方，该元件可以直接耦合到第二元件，或者可以通过一个和多个其它元件间接耦合到第二元件。而且，在元件描述为耦合到第二元件的地方，可以理解的是该元件可以电耦合，例如在晶体管、电容器、电源、节点等的情况中。在附图中，可以为了清楚而省略元件。自始至终，同样的附图标记表示同样的元件。现在将要描述本发明的实施例，其中在特定的电路中的晶体管都是PM0S晶体管。对于这里使用的这些电路，第一电源(VDD)的极性是HIGH(高)极性，而第二电源(VSS)的极性是L0W(低)极性，即第二电源(VSS)的电压低于第一电源(VDD)的电压。图1图解根据本发明的第一实施例的0R门的电路图。根据本发明的第一实施例的0R门可以通过使用都是同一类型的M0S晶体管，例如都是PM0S晶体管的晶体管来实现。参考图1,0R门可以包括第八晶体管(M8)(控制晶体管)，用于控制施加到输出端子(Vout)的电压；第一驱动器IO,排列在第一电源(VDD)和第一节点(Nl)之间并控制第一节点(Nl)到第一电源(VDD)的连接以对应于第一输入信号UN1)、第二输入信号(IN2)和第三输入信号(IN3)的极性(HIGH或LOW);第二驱动器12,排列在第一节点(Nl)和第二电源(VSS)之间以控制第一节点(Nl)的电压；第三驱动器14,耦合在第八晶体管(M8)的第一电极和第一电源(VDD)之间并控制第一电源(VDD)到第八晶体管(M8)的第一电极的连接以对应于第一节点(Nl)的电压；以及第四驱动器16,耦合在第八晶体管(M8)的栅极电极和第二电源(VSS)之间并控制第二电源(VSS)到第八晶体管(M8)的栅极电极之间的连接以对应于第一输入信号UN1)、第二输入信号(IN2)和第三输入信号(IN3)的极性(HIGH或LOW)。在通过施加到其栅极电极的电压使其导通或截止时，第八晶体管(M8)可以控制施加到输出端子(Vout)的电压。例如，第八晶体管(M8)可以在第一电源(VDD)的电压施加到其栅极电极的时候截止，而在第二电源(VSS)的电压施加到其栅极电极的时候导通。第一驱动器10可以包括第一晶体管(M1)、第二晶体管(M2)和第三晶体管(M3),其可以串联摔給在第一电源(VDD)和第一节点(Nl)之间。在第一驱动器10中，第一电源(VDD)和第一节点(Nl)可以在第一输入信号(IN1)、第J^叙入信号(IN2)以及第三输入信号(IN3)都具有LOW极性时互相I給。更具体地，第一晶体管(Ml)可以在第一输入信号(INI)具有L0W极性时导通，第二晶体管(M2)可以在第二输入信号(IN2)具有L0W极性时导通，并且第三晶体管(M3)可以在第三输入信号(IN3)具有LOW极性时导通。因此，由于第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M3)可以串賴^^在第一电源(VDD)和第一节点(Nl)之间，所以第一电源(VDD)和第一节点(Nl)可以在每一个第一输入信号(IN1)、第二4命入信号(IN2)以及第三输入信号(IN3)具有LOW极性时互相耦合。第^^^区动器12可以包括第四晶体管(M4)，l給在第一节点(Nl)和第二电源(VSS)之间；第五晶体管(MS),^^在第四晶体管(M"的栅极电极和第二电源(VSS)之间；以及第一电容器(Cl),4給在第四晶体管(M4)的栅极电极和第四晶体管(M4)的第一电极之间。第_^4区动器12可以在第一电源(VDD)的电压施加到第一节点(Nl)时维持第一电源(VDD)的电压，否则以第二电源(VSS)的电压维持第一节点(Nl)的电压。更具体地，第五晶体管(M5)的第一电极可以^^到第四晶体管(M4)的栅极电极，并且第五晶体管(M5)的栅极电极和第二电极可以#給到第二电源(VSS)。因此，第五晶体管(M5)可以作为二報管專給，一般以第二电源(VSS)的电压维持第四晶体管(M4)的4册极电极的电压。当第一电源(VDD)和第一节点(Nl)通过第一驱动器10电解耦时，第四晶体管(M4)可以将第一节点(Nl)的电压维持在LOW极性。当第一电源(VDD)和第一节点(Nl)通过第一驱动器10互相电耦合时，第四晶体管(M4)可以将第一节点(Nl)的电压保持在HIGH极性。第四晶体管(M4)的宽/长比(W/L)可以设置为比每一个第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M"的宽/长比(W/L)更窄的范围。第一电源(VDD)的电压可以在第一电源(VDD);^。到第一节点(Nl)上时稳定地维持。第一电容器(Cl)可以在第四晶体管(MO的第一电极和栅极电极之间充电压，其可以稳定第四晶体管(M4)的揭作。当第一电源(VDD)的电压施加到第一节点(Nl)上时，可以由第四晶体管(M4)引起漏电流。当第一电源(VDD);^口到第一节点(N1)上时，所有第一输入信号(IN1)、第ji^入信号(IN2)以Af三输入信号(IN3)具有L0W极性。然而，由于在系统操作期间这些输入信号的LOW极性时期可以是非常短的，所以漏电流不会引起大功耗。第三驱动器14可以包括在第一电源(VDD)和第八晶体管(M8)的第一电极之间的第六晶体管(M6)。第三驱动器14还包括^^在第六晶体管(M6)的栅极电极和第二电极之间的第七晶体管(M7)。第三驱动器14可以与^。到第一节点(N1)上的电压对应iW空制第八晶体管(M8)的第一电招到第一电源(VDD)的连接。更M地，第六晶体管(M6)和第七晶体管(M7)可以在向第一节点(Nl);^oL0W极性的电压时导通，否则截止。当第六晶体管(M6)导通时，第一电源(VDD)的电压可以;^口到输出端子(Vout)。当第七晶体管(M7)导通时，第八晶体管(M8)的第一电极和栅极电极可以互相电耦合。因此，当第七晶体管(M7)导通时，第一电源(VDD)可以淑口到第八晶体管(M8)的栅极电极并且第八晶体管(M8)可以截止。第二电容器(C2)可以^^在第八晶体管(M8)的第一电极和栅极电极之间，并且可以在第八晶体管(M8)的第一电极和栅极电极之间充电压，其可以阻止第八晶体管(M8)产生的漏电流。第四驱动器16可以包括第九晶体管(M9)、第十晶体管(M10)以及第十一晶体管(Mil),其可以串耳^給在第八晶体管(M8)的栅极电极和第二电源(VSS)之间。在第四驱动器16中，第八晶体管W8)的栅极电极和第二电源(VSS)可以在第一输入信号(IN1)、第J^叙入信号(IN2)以及第三输入信号(IN3)都具有L0W极性时互相电4給。更糾地，第九晶体管(M9)可以在第一输入信号(IN1)具有L0W极性时导通，第十晶体管(M10)可以在第_^俞入信号(IN2)具有L0W极性时导通，并且第十一晶体管(Mil)可以在第三输入信号(IN3)具有LOW极性时导通。因此，由于第九晶体管(M9)、第十晶体管(M10)以及第十一晶体管(Mil)可以串^M^在第八晶体管(M8)的栅极电极和第二电源(VSS)之间，因此第八晶体管(M8)的栅极电极和第二电源(VSS)可以在[个第一输入信号(IN1)、第二瑜入信号(IN2)以及第三输入信号(IN3)具有LOW极性时互相电井給。表1表示根据本发明的实施例的0R门的真值表。表l<table>tableseeoriginaldocumentpage15</column></row><table>现在参考图1和表1详细描述OR门的操作。第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)的任意一个可以在对应的第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止，而在这种情况下第一电源(VDD)和第一节点(Nl)可以电解耦，并且第一节点(Nl)的电压一般可以设置为第二电源(VSS)的电压。当第一节点(Nl)的电压位于LOW极性时，第六晶体管(M6)和第七晶体管(M7)可以导通。当第六晶体管(M6)和第七晶体管(M7)导通时，第一电源(VDD)的电压可以输出到输出端子(Vout)，即电压输出具有HIGH极性。第九晶体管(M9)、第十晶体管(MIO)、第十一晶体管(Mil)的任意一个可以在对应的第一输入信号(IN1)、第_=^^入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止，而在这种情况下第八晶体管(M8)的栅极电极和第二电源(VSS)可以电解耦，并且可以维持位于HIGH极性的输出电压。每一个第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)可以在每一个第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)具有L0W极性时导通，而在这种情况下第一电源(VDD)和第一节点(Nl)可以互相电耦合，并且第一节点(Nl)的电压一般可以设置为第一电源(VDD)的电压。当第一节点(Nl)的电压位于HIGH极性时，第六晶体管(M6)和第七晶体管(M7)可以截止。每一个第九晶体管(M9)、第十晶体管(MIO)、第十一晶体管(Mil)可以在每一个第一输入信号(IN1)、第二输入信号(IN2)、以及第三输入信号(IN3)具有LOW极性时导通，而在这种情况下第八晶体管(M8)可以在第二电源(VSS)的电压施加到第八晶体管(M8)的栅极电极时导通，并且可以将具有LOW极性的电压输出到输出端子(Vout)。如上所述，根据本发明的第一实施例的0R门可以使用全部是同一类型的M0S晶体管，例如都是PM0S晶体管的晶体管。因此，OR门可以形成在有机发光二极管显示器的面板上，并且因此可以降低生产成本以及可以简化制造过程。可以理解的是，尽管图1示出具有三个输入的OR门，但是本发明并不限于此。输入的数量可以通过改变每一个第一驱动器IO和第四驱动器16中所包括的晶体管的数量而改变。例如，可以在每一个第一驱动器IO和第四驱动器16中提供四个晶体管以形成具有四个输入的OR门。图2图解根据本发明的第二实施例的OR门。以下的描述将集中在不同于那些上述与第一实施例有关的元件，并且为了避免重复，将不再重复上述特征的详细描述。参考图2,根据本发明的第二实施例的OR门可以包括第一驱动器10、第二驱动器l2、第三驱动器(l4，)、第四驱动器(16，)、以及第八晶体管(M8)(控制晶体管)。第一驱动器IO和第二驱动器12可以以与结合图l的以上描述的相同的方式配置和驱动。第三驱动器(l4，)可以包括耦合在第一电源(VDD)和第八晶体管(M8)的第一电极之间的第六晶体管(M6)。第六晶体管(M6)可以与施加到第一节点(Nl)的电压对应地控制在第一电源(VDD)和第八晶体管(M8)的第一电极之间的连接。当具有LOW极性的电压施加到第一节点(Nl)上时，第六晶体管(M6)可以导通并可以将第八晶体管(M8)的第一电极电连接到第一电源(VDD)。否则，第六晶体管(M6)可以截止并且可以电中断第一电源(VDD)和第八晶体管(M8)的第一电极。第四驱动器(16，)可以包括耦合在第八晶体管(M8)的栅极电极和第二电源(VSS)之间的第九晶体管(M9)。尤其是，第九晶体管(M9)的第一电极可以耦合到第八晶体管(M8)的栅极电极，并且第九晶体管(M9)的栅极电极和第二电极可以耦合到第二电源(VSS)。第九晶体管(M9)可以作为二极管耦合，以将第八晶体管(M8)的栅极电极的电压一般保持在第二电源(VSS)的电压。当第六晶体管(M6)截止时，第八晶体管(M8)可以将第二电源(VSS)的电压保持在LOW极性，而当第六晶体管(M6)导通时可以将输出端子(Vout)的电压保持在HIGH极性。第八晶体管(M8)的宽/长比(W/L)可以设置为比第六晶体管(M6)的宽/长比(W/L)更窄的范围。通过将第八晶体管(M8)的宽/长比设置为比第六晶体管(M6)更窄的范围，第一电源(VDD)的电压可以在第一电源(VDD)的电压施加到输出端子(Vout)时稳定地维持。现在将参考图2和表1详细描述0R门的操作。第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)中的任意一个可以在对应的第一输入信号(IN1),第二输入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止，而在这种情况下第一电源(VDD)和第一节点(Nl)可以电解耦，并且第一节点(Nl)的电压一般可以设置为第二电源(VSS)的电压。第六晶体管(M6)可以在第一节点(Nl)的电压位于LOW极性时导通，并且第一电源(VDD)的电压可以在第六晶体管(M6)导通时输出到输出端子(Vout)。每一个第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)可以在每一个第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)具有LOW极性时导通，而在这种情况下第一电源(VDD)和第一节点(Nl)可以互相电耦合，并且第一节点(Nl)的电压一般可以设置为第一电源(VDD)的电压。第六晶体管(M6)可以在第一节点(N1)的电压具有HIGH极性时截止，并且在第六晶体管(M6)截止时，输出端子(Vout)的电压可以减小到第二电源(VSS)的电压。图3图解根据本发明的第三实施例的0R门的电路图。以下描述将集中在不同于那些上述与第一实施例有关的元件，并且为了避免重复，将不再重复上述特征的详细描述。参考图3,根据本发明的第三实施例的0R门可以包括第一驱动器10、第二驱动器(12，)、第三驱动器14、第四驱动器16以及第八晶体管(M8)。第一驱动器IO、第三驱动器14、第四驱动器16以及第八晶体管(M8)可以以与结合图1的上述描述的相同的方式配置和驱动。第二驱动器(12，)可以包括第四晶体管(M4),耦合在第一节点(Nl)和第二电源(VSS)之间；第二十晶体管(M20)、第二十一晶体管(M21)以及第二十二晶体管(M22),串联耦合在第四晶体管(M4)的第一电极和栅极电极之间；第一电容器(Cl),耦合在第四晶体管(M4)的第一电极和栅极电极之间；以及第二十三晶体管(M23)、第二十四晶体管(M24)以及第二十五晶体管(M25)，并联耦合在第四晶体管(MO的栅极电极和第二电源(VSS)之间。第二驱动器(12，)可以与输入信号(IN1至IN3)和输入条信号(/IN1至/IN3)对应地控制第一节点(Nl)的电压。第二十晶体管(M20)可以由第一输入信号(IN1)控制，第二十一晶体管(M21)可以由第二输入信号(IN2)控制，以及第二十二晶体管(M22)可以由第三输入信号(IN3)控制。当第一输入信号(IN1)到第三输入信号(IN3)的每一个具有LOW极性时，第二十晶体管(M20)到第二十二晶体管(M22)可以将第四晶体管(M4)的栅极电极电连接到第一节点(Nl)。第二十三晶体管(M23)可以由第一输入条信号(/IN1)控制，第二十四晶体管(M24)可以由第二输入条信号(/IN2)控制，以及第二十五晶体管(M25)可以由第三输入条信号(/IN3)控制。当第一输入条信号(/IN1)到第三输入条信号(/IN3)的任意一个具有LOW极性时，第二十三晶体管(M23)到第二十五晶体管(M25)可以将第二电源(VSS)电连接到第四晶体管(M4)的4册极电极。现在将参考图3和表1详细描述0R门的操作。任意一个第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)可以在对应的第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止。任意一个第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)可以在对应的第一输入信号(IN1)、第^l俞入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止。任意一个第二十三晶体管(M23)、第二十四晶体管(M24)、第二十五晶体管(M25)可以在对应的第一输入条信号(/IN1)、第二褕入剝言号(/IN2)以及第三条输入信号(/IN3)之一位于LOW极性时截止。当向第四晶体管(M4)的栅极电极上施加位于LOW极性的电压时，第四晶体管(M4)可以导通并且可以向第一节点(Nl)施加位于LOW极性的电压。当第一节点(Nl)的电压位于LOW极性时，第六晶体管(M6)和第七晶体管(M7)可以导通。当第六晶体管(M6)和第七晶体管(M7)导通时，可以向输出端子(Vout)输出第一电源(VDD)的电压。当第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)具有LOW极性时，第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)可以导通。当第一输入信号(IN1)、第J^T入信号(IN2)以及第三输入信号(IN3)具有LOW极性时，第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)可以导通。当第四晶体管(MO截止时，第一节点(Nl)的电压可以设置为HIGH才及'1"生。当对应的第一输入条信号(/IN1)到第三输入条信号(/IN3)之一具有HIGH极性时，也就是说，当每一个第一输入信号(IN1)、第_^1命入信号(IN2)以及第三输入信号(IN3)具有LOW极性时，第二十三晶体管(M23)到第二十五晶体管(M25)的每一个可以截止。因此，第四晶体管(MO可以稳定地维持在截止状态。当第一节点(Nl)的电压位于HIGH极性时，第六晶体管(M6)和第七晶体管(M7)可以截止。此时，当第九晶体管(M9)到第十一晶体管(Mil)中的每一个导通时，可以向第八晶体管(M8)的栅极电极施加第二电源(VSS)的电压，并且因此第八晶体管(M8)可以导通。当第八晶体管(M8)导通时，可以向输出端子(Vout)施加第二电源(VSS)的电压。图4图解根据本发明的第四实施例的OR门的电路图。以下描述将集中在不同于那些上述与第一实施例有关的元件，并且为了避免重复，将不再重复上述特征的详细描述。参考图4,根据本发明的第四实施例的OR门可以包括第一驱动器10、第二驱动器12、第三驱动器(14，，)、第四驱动器16以及第八晶体管(M8)。第一驱动器10、第二驱动器12以及第四驱动器16可以以与结合图1的以上描述的相同的方式配置和驱动。当与第一节点(Nl)的电压对应地来控制第八晶体管(M8)是导通还是截止时，第三驱动器(14，，)可以控制施加到输出端子(Vout)上的电压。第三驱动器(14，，)可以包括第三十晶体管(M30)，耦合在第四驱动器16和第一电源(VDD)之间；第三十一晶体管(M31)和第三十三晶体管(M33),耦合在第一电源(VDD)和第二电源(VSS)之间；以及第三十二晶体管(M32),耦合在输出端子(Vout)和第一电源(VDD)之间。第三十晶体管(M30)可以耦合在第一电源(VDD)和第四驱动器16之间，并且可以与第一节点(Nl)的电压对应地导通或截止。当第三十晶体管(M30)导通时，第二节点(N2)的电压可以增加到第一电源(VDD)的电压。第三十一晶体管(M31)可以控制施加到第三十二晶体管(MM)的栅极电极上的电压，并且可以与第二节点(N2)的电压对应地导通或截止。第三十三晶体管(M33)可以控制施加到第三十二晶体管(M32)的栅极电极上的电压，并且可以与第一节点(Nl)的电压对应地导通或截止。第三十二晶体管(M32)的栅极电极可以耦合到第三十一晶体管(M31)的第二电极以及第三十三晶体管(M33)的第一电极。第三十二晶体管(M32)可以控制输出端子(Vout)到第一电源(VDD)的连接，并且可以与施加到其4册极电才及上的电压对应地导通或截止。第八晶体管(M8)的栅极电极可以耦合到第二节点(N2)。第八晶体管(M8)可以与第二节点(N2)的电压对应地控制输出端子(Vout)的输出电压。现在将参考图4和表1详细描述OR门的操作。第一晶体管(Ml)、第二晶体管(M2)、第三晶体管(M3)中的任意一个可以在对应的第一输入信号(IM)、第二输入信号(IN2)以及第三输入信号(INS)之一位于HIGH极性时截止。第九晶体管(M9)、第十晶体管(MIO)、第十一晶体管(Mil)中的任意一个可以在对应的第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止。当第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M3)中的任意一个截止时，第一节点(Nl)的电压可以位于LOW极性。当第一节点(N1)的电压位于LOW极性时，第三十晶体管(M30)和第三十三晶体管(M33)可以导通。当第三十晶体管(M30)导通时，第二节点(N2)的电压可以设置为第一电源(VDD)。当第二节点(N2)的电压设置为第一电源(VDD)时，第三十一晶体管(M31)和第八晶体管(M8)可以截止。在这种情况下，可以通过导通的第三十三晶体管(M33)向第三十二晶体管(M32)的栅极电极施加第二电源(VSS)的电压，并且因此第三十二晶体管(M32)可以导通。当第三十二晶体管(M32)导通时，可以向输出端子(Vout)施加第一电源(VDD)的电压。当第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)具有LOW极性时，第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M3)可以导通。当第一输入信号(IN1)、第^=4#入信号(IN2)以^三输入信号(IN3)分别处于LOW极性时，第九晶体管(M9)、第十晶体管(M10)以及第十一晶体管(Mil)可以导通。当每一个第一晶体管(Ml)、第二晶体管(M2)和第三晶体管(M3)导通时，第一节点(Nl)的电压可以设置为HIGH极性。当第一节点(Nl)的电压设置为HIGH极性时，第三十晶体管(M30)和第三十三晶体管(M33)可以截止。在这种情况下，第二节点(N2)的电压可以设置为第二电源(VSS)的电压。当第二节点(N2)的电压设置为第二电源(VSS)的电压时，第三十一晶体管(M31)和第八晶体管(M8)可以导通。当第三十一晶体管(M31)导通时，可以向第三十二晶体管(M32)的栅极电极施加第一电源(VDD)的电压并且第三十二晶体管(M32)可以截止。在这种情况下，可以通过导通的第八晶体管(M8)向输出端子(Vout)施加第二电源(VSS)的电压。图5图解根据本发明的第五实施例的OR门的电路图。以下描述将集中在不同于那些上述与第一实施例有关的元件，并且为了避免重复，将不再重复上述特征的详细描述。参考图5,根据本发明的第五实施例的0R门可以包括第一驱动器10、第二驱动器(12，)、第三驱动器(14'，)、第四驱动器16以及第八晶体管(M8)。第一驱动器10以及第四驱动器16可以以与结合图1的以上描述的0R门的相同的方式配置，第二驱动器(12，)可以以与结合图3的以上描述的0R门的相同的方式配置，以及第三驱动器(14，')可以以与结合图4的以上描述的0R门的相同的方式配置。现在将参考图5和表1详细描述0R门的4乘作。第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M3)中的任意一个可以在对应的第一输入信号(IN1)、第二^^入信号(IN2)以及第三输入信号(IN3)之一位于HIGH极性时截止。第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)中的任意一个可以在对应的第一输入信号(IN1)、第二输入信号(IN2)以及第三输7v信号(IN3)之一位于HIGH4及性时截止。当第一输入^f言号(/IN1)、第_=^命入剝言号(/IN2)以及第三输入剝言号(/IN3)中的任意一个位于LOW极性时，对应的第二十三晶体管(M23)、第二十四晶体管(M24)和第二十五晶体管(M25)中之一可以导通，并且因此第四晶体管(M4)可以通it^o到其栅极电feji的具有LOW极性的电压导通。当第四晶体管(M4)导通时，位于LOW;f及性的电压可以施加到第一节点(Nl)上。当第一节点(Nl)的电压位于LOW极性时，第三十晶体管(M30)和第三十三晶体管(M33)可以导通。当第三十晶体管(M30)导通时，第二节点(N2)的电压可以设置为第一电源(VDD)的电压。当第二节点(N2)的电压设置为第一电源(VDD)的电压时，第三十一晶体管(M31)和第八晶体管(M8)可以截止。在这种情况下，可以通过导通的第三十三晶体管(M33)向第三十二晶体管(M32)的4册极电极施加第二电源(VSS)的电压。因此，第三十二晶体管(M32)可以导通并且可以通过第三十二晶体管(M32)向输出端子(Vout)施加第一电源(VDD)的电压。第一晶体管(Ml)、第二晶体管(M2)以及第三晶体管(M3)中的任意一个可以^f于应的第一输入信号(IN1)、第二4叙入信号(IN2)以及第三输入信号(IN3)中之一位于LOW极性时导通。第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)中的任意一个可以在对应的第一输入信号(IN1)、第二输入信号(IN2)以及第三输入信号(IN3)中之一位于LOW极性时导通。第一节点(Nl)的电压可以位于HIGH极性并且第四晶体管(M4)可以截止。当第一输入条信号(/IN1)到第三输入条信号(/IN3)中的每一个具有HIGH极性时，也就是说，当第一输入信号(IN1)、第^=4命入信号(IN2)以^三输入信号(IN3)具有LOW极性时，笫二十三晶体管(M23)到第二十五晶体管(M25)的每一个可以截止。因此，第四晶体管(M4)的截止状态可以稳定地维持。当第一节点(Nl)的电压位于HIGH极性时，第三十晶体管(M30)和第三十三晶体管(M33)可以截止。在这种情况下，第二节点(N2)的电压可以设置为第二电源(VSS)的电压。当第二节点(N2)的电压设置为第二电源(VSS)的电压时，第三十一晶体管(M31)和第八晶体管(M8)可以导通。当第三十一晶体管(M31)导通时，可以向第三十二晶体管(M32)的栅极电极施加第一电源(VDD)的电压，并且因此第三十二晶体管(M32)可以截止。在这种情况下，可以通过导通的第八晶体管(M8)向输出端子(Vout)施加第二电源(VSS)的电压。图6图解根据本发明的实施例的扫描驱动器的电路图。该扫描驱动器可以通过使用结合图1至5的以上描述的任意0R门来实现。为了描述的方便，扫描驱动器将描述为耦合到320条扫描线(Sl至S320)，向扫描线(Sl至S320)顺序地提供扫描信号。参考图6，扫描驱动器可以包括多个解码器，例如解码器30、32、34,其中的每一个可以具有多个第一OR门。扫描驱动器还包括用于在解码器30、32、34的输出上执行OR操作以产生扫描信号的多个第二OR门((2)0Rl到(2)0R320)。第一解码器30和第二解码器32的每一个可以包括三个输入端子和八个输出端子。第一解码器30和第二解码器32的每一个包括八个第一OR门(分別是(1)0R1到(1)0R8，以及(1)0R9到(1)0R16)。第三解码器34可以包括三个输入端子和五个输出端子。第三解码器34可以包括五个第一OR门((l)0R17到(1)0R21)。因此，三个解码器可以4是供总共320个扫描信号(8x8x5)。可以理解的是，解码器30、32、34中的每一个所包括的第一OR门的数量依靠连接到扫描驱动器的扫描线(S1至S320)的数量来确定。例如，如图6所示，可以提供二十一个第一OR门，以向320条扫描线(Sl至S320)提供扫描信号。第一解码器30可以向第一0R门((l)0R1到(1)0R8)提供输入到第一输入端子(al)、第二输入端子(a2)、以及第三输入端子U3)的输入信号。在本发明的实施例中，相应的输入条信号可以由耦合到每一个输入端子(al,a2,a3)的反相器(INV1，INV2,INV3)产生。第二解码器32可以向第一OR门((1)0R9到(1)0R16)提供输入到第四输入端子(a4)、第五输入端子U5)、以及第六输入端子(a6)的输入信号。在本发明的实施例中，相应的输入条信号可以由连接到每一个输入端子(a4,a5,a6)的反相器(INV4,INV5,INV6)产生。第三解码器34可以向第一OR门((1)0R17到(1)OR21)提供输入到第七输入端子(a7)、第八输入端子(a8)、以及第九输入端子(a9)的输入信号。在本发明的实施例中，相应的输入条信号可以由耦合到每一个输入端子(a7,a8,a9)的反相器(INV7，INV8，INV9)产生。每一个第二0R门((2)0R1到(2)0R320)可以接收三个输入信号，也就是从第一解码器30、第二解码器32以及第三解码器34的每一个输出的信号，并且可以通过在三个接收的信号上执行OR操作来向扫描线(Sl至S320)提供信号。这就是说，用作第二0R门的OR门可以接收从第一OR门的端子Vout输出的输入信号。第二OR门可以通过其相应的端子Vout提供扫描信号。在一种实现中，虽然可以分别向第二0R门提供独立的电源，但是向第一0R门提供的第一和第二电源(VDD)和(VSS)可以与向第二0R门提供的那些一致。虽然图6中没有图解，但是0R门可以包括反相器。可以向OR门提供从反相器输出的输入条信号。详细地，第1第二0R门((2)0R1)可以通过在第1第一0R门((1)0R1)、第9第一OR门((1)0R9)以及第17第一OR门((1)0R17)的输出上执行OR操作来向第一扫描线(SI)提供扫描信号。而且，第2第二OR门((2)0R2)可以通过在第2第一0R门((l)0R2),第9第一0R门((l)0R9)以及第17第一0R门((l)0R17)的输出上执行OR操作来向第二扫描线(S2)提供扫描信号。类似地，第64第二OR门((2)OR64)可以通过在第8第一OR门((l)0R8)、第16第一OR门以及第17第一OR门((l)0R17)的输出上执行OR操作来向第六十四扫描线(S64)提供扫描信号。类似地，第32G第二OR门((2)OR320)可以通过在第8第一0R门((l)0R8),第16第一0R门((l)0R16)以及第21第一0R门((l)0R21)的输出上执行OR操作来向第三百二十扫描线(S320)提供扫描信号。如上所述，在根据本发明的实施例的扫描驱动器中，每一个第二OR门((2)0R1到(2)OR320)可以通过在解码器30、32、3々的输出上执行0R操作来向相应的扫描线(Sl至S320)提供扫描信号。图7图解根据本发明的实施例的驱动波形。可以向图6所示的扫描驱动器的输入端子和输入条端子提供驱动波形。参考图7,可以向扫描驱动器的输入端子(al至a9)提供具有不同频率的驱动波形。在一种实现中，驱动波形的频率可以随从第九输入端子(a9)到第一输入端子(al)的每一个增量加倍。例如，向第八输入端子(a8)提供的驱动波形的频率可以两倍于向第九输入端子(a9)提供的驱动波形的频率，向第七输入端子(a7)提供的驱动波形的频率可以两倍于向第八输入端子(a8)提供的驱动波形的频率，向第六输入端子U6)提供的驱动波形的频率可以两倍于向第七输入端子U7)提供的驱动波形的频率等。在本发明的实施例中，向输入条端子(/al至/a9)提供的驱动波形可以由耦合到每一个输入端子(al至a9)的反相器产生。可以选择的，输入到输入条端子的驱动波形可以外部提供。在一种实现(未示出)中，可以通过使用布线来减少扫描驱动器中的配线的寄生电容、电阻以及信号延迟，在布线中，解码器30、32、34根据在其中应用的波形的频率来放置。例如，接收高频的解码器可以放置得更接近第二OR门((2)0R1到(2)OR320)。这样的排列可以改善响应时间。图8图解图6所示的第一0R门的连接的示意图，以及图9A图解根据本发明的实施例的驱动波形的详细图。可以向到图6所示的扫描驱动器的第一输入端子(al)、第二输入端子(a2)以及第三输入端子(a3)提供驱动波形。在本发明的实施例中，驱动波形也可以输入到第一输入条端子(/al)、第二输入条端子(/a2)以及第三输入条端子(/a3),其中的每一个可以配有反相器。为了描述的方便，图8仅示出第一解码器30的第一OR门((1)0R1、(1)0R2)、(1)0R3、…，(1)0R8)的连接的配置。可以理解的是，第二和第三解码器32、34的第一0R门((1)0R9到(1)0R21)的连接的配置可以通过使用适当的输入端子类似地设计。因此，如图8所示，就像第l第一OR门((l)0R1)可以通过第三输入端子(a3)耦合到第一输入端子(al),第9第一0R门((l)0R9)可以通过第六输入端子(a6)耦合到第四输入端子(aO。类似地，第17第一0R门((l)0R17)可以通过第九输入端子(a9)耦合到第七输入端子(a7)。参考图8和9A,为了顺序地输出扫描信号，第1第一0R门((1)0Rl)至第8第一0R门((1)0R8)可以顺序地输出具有L0W极性的信号。第1第一0R门((1)0R1)可以从解码器的相应的输入端子(al)-(a3)接收输入信号(IN1)-(IN3)，并且可以从解码器的相应的输入条端子(/al)-(/a3)接收输入条信号(/IN1)-(/IN3)。在操作中，在第一周期(T1)期间，第1第一0R门((1)0R1)可以从第一输入端子(al)接收具有LOW极性的第一输入信号(IN1),从第二输入端子(a2)接收具有LOW极性的第二输入信号(IN2),以及从第三输入端子(a3)接收具有L0W极性的第三输入信号(IN3)。因此第1第一0R门((l)0R1)可以在第一周期(Tl)期间输出位于L0W极性的电压。第9第一OR门((1)0R9)也可以从解码器的相应的输入端子(al)-(a3)接收输入信号(IN1)-(IN3),并且可以从解码器的相应的输入条端子(/al)-(/a3)接收输入条信号(/IN1)-(/IN3)。因此，第9第一OR门((l)0R9)可以在第一周期(Tl)期间从第四输入端子(aO、第五输入端子U5)、以及第六输入端子(a6)接收具有LOW极性的电压，并且可以输出具有LOW极性的电压。第17第一OR门((1)0R17)也可以从解码器的相应的输入端子(al)-U3)接收输入信号(IN1)-(IN3),并且可以从解码器的相应的输入条端子(/al)-(/a3)接收输入条信号(/IN1)-(/IN3)。因此，第17第一0R门((l)0R17)可以在第一周期(Tl)期间从第七输入端子(a7)、第八输入端子(a8)、以及第九输入端子(a9)的每一个接收具有LOW极性的电压，并且可以输出位于LOW极性的电压。因此，可以在第一周期期间(Tl)向第一扫描线(Sl)输出扫描信号，也就是说，具有LOW极性的电压可以从第l第二0R门((2)0R1)输出，其耦合到第1第一0R门((l)0R1)、第9第一0R门((l)0R9)以及第17第一OR门((l)0R17)中的并且其在第一周期期间(Tl)接收从那里的相应的LOW极性的电压。如图9A所示，在第二周期(T2)的开始，向第一输入端子(al)以及输入条端子(/al)提供的驱动波形可以转换到HIGH极性。然而，参考图7，向剩余的输入端子(a2至a9以及/a2至/a9)提供的驱动波形可以不转换。第2第一OR门((1)0R2)可以从解码器的输入条端子(/al)接收输入信号(IN1),从解码器的相应的输入端子(a2)以及(a3)接收输入信号(IN2)和(IN3),从解码器的输入端子(al)接收输入条信号(/IN1)，并且从解码器的相应的输入条端子(/a2)以及(/a3)接收输入条信号(/IN2)以及(/IN3)。因此，在第二周期(T2)期间第2第一0R门((l)OR2)可以从第一输入条端子(/al)接收第一输入信号(INl),也就是说，它可以接收LOW极性信号。第2第一0R门((l)OR2)可以从第二输入端子(a"接收第二输入信号(IN2)并且可以从第三输入端子(a3)接收第三输入信号(IN3)。因此，第2第一0R门((l)0R2)可以在第二周期(T2)期间输出具有L0W极性的电压。第9第一0R门((l)0R9)和第17第一0R门((l)0R17)可以在第二周期(T2)期间输出位于L0W极性的电压。因此，扫描信号可以在第二周期(T2)期间输出到第二扫描线(S2),也就是说，位于LOW极性的电压可以从第2第二OR门((2)0R2)输出，其耦合到第2第一0R门((l)0R2)、第9第一0R门((1)0R9)、以及第17第一0R门((l)0R17)中的每一个，并且其在第二周期期间(T2)从那里接收相应的LOW极性的电压。第8第一OR门((1)0R8)可以接收从第一输入条端子(/al)提供的驱动信号作为第一输入信号(IN1)，接收从第二输入条端子(/a2)提供的驱动信号作为第二输入信号(IN2),并且接收从第三输入条端子(/a3)提供的驱动信号作为第三输入信号UN3),并且可以类似地/人相应的输入端子(al)至(a3)接收输入条信号(/IN1)到(/IN3)。因此，在图7和9A所示的第八周期(T8)期间，位于LOW极性的电压可以在第八周期(T8)期间从第8第一OR门((l)0R8)输出。响应于在第八周期(T8)期间向第四输入端子(a4)、第五输入端子(a5)以及第六输入端子(a6)提供的位于LOW极性的电压，位于LOW的电压可以从第9第一0R门((l)0R9)输出。另外，响应于在第八周期(T8)期间向第七输入端子(a7)、第八输入端子(a8)以及第九输入端子(a9)提供的位于LOW极性的电压，位于LOW极性的电压可以从第17第一0R门((1)0R17)输出。因此，第8第二OR门((2)0R8)可以在第八周期(T8)期间输出具有LOW极性的电压，即扫描信号至第八扫描线(S8),其耦合到第8第一0R门((1)0R8)、第9第一OR门((1)0R9)以及第17第一OR门((1)0R17)。如上所述，根据本发明的实施例的扫描驱动器可以向扫描线(S1到S320)顺序地提供扫描信号。扫描驱动器可以包括其中所有晶体管都是PMOS晶体管的0R门。因此，扫描驱动器可以形成在有机发光二极管显示器的面板上。以上已经描述了扫描信号顺序地纟是供到扫描线(Sl到S320)上的示例性连接配置，但是本发明的实施例并不限制于此。例如，根据本发明的另一个实施例的扫描驱动器可以配置成以数字模式驱动显示器，例如有机发光二极管显示器。在数字模式下，显示器可以通过提供数据信号'T，或"0"并且控制每一个像素的发射时间来重现预定图像。然而，在使用子帧(subframe)单元驱动这样的数字模式显示器的情况下可能会产生轮廓噪声(contournoise)等。所以，最好向线提供扫描信号，而不必顺序地提供扫描信号。可以理解的是，根据本发明的实施例的扫描驱动器提供非连续扫描信号而实现，并且可以通过改变图7所示的驱动波形和/或图6所示的连接配置来向任意扫描线提供扫描信号。例如，使用向后面是第六十扫描线(S60)的第十扫描线(S10)提供扫描信号的方法可以减小非发射时间以减少或消除轮廓噪声。第1第二OR门((2)0R1)可以耦合到第十扫描线(S10),并且第2第二0R门((2)0R2)可以耦合到第六十扫描线(S60)。所以，可以向第十扫描线(S10)提供扫描信号，然后向第六十扫描线(S60)。因此，可以通过改变第二OR门((2)0R1到(2)OR320)的连接位置来向预定点提供扫描信号。所以，根据本发明的实施例的扫描驱动器可以提供适用于数字地驱动显示器的扫描信号。图9B图解根据本发明的另一个实施例的驱动波形。如图9B所示，波形位于HIGH极性期间的时间段可以大于波形位于LOW极性期间的时间段。这样的波形可以用于图7示出的每一个端子(al到a9,/al到/a9)上。作为特殊的示例，在向第一输入端子(al)提供的驱动波形中，HIGH极性可以设置为长于LOW极性的时间段的时间段。而且，在向第一输入条端子(/al)提供的驱动波形中，HIGH极性可以设置为长于LOW极性的时间段的时间段。可以理解的是，在这种情况下，向第一输出条端子(/al)提供的驱动波形可以不通过上述的反相器产生，而是可以由外部提供的替代。如果在驱动波形中，HIGH极性的时间段设置为长于LOW极性的时间段，那么可以阻止由延迟等引起的LOW时间段的HIGH极性的重叠，并且因此可以提供更加稳定的驱动。图10图解根据本发明的实施例的有机发光二极管显示器的示意图。参考图10,有机发光二极管显示器可以包括像素单元130,其包括形成在扫描线(Sl到Sn)和数据线(Dl到Dm)的交叉区域的像素140;扫描驱动器110,用于驱动扫描线(Sl到Sn);数据驱动器120，用于驱动数据线(Dl到Dm);以及定时控制器150,用于控制扫描驱动器110和数据驱动器120。数据驱动器120可以响应于从定时控制器150提供的数据驱动信号(DSC)产生数据信号，并且可以向数据线(Dl到Dm)提供产生的数据信号。响应于一条线，数据驱动器120可以在每一个水平周期(1H)向数据线(Dl到Dm)提供数据信号。扫描驱动器110可以响应于从定时控制器150提供的扫描驱动信号(SCS)(例如，具有相似于图7所示的驱动波形的波形的信号)产生扫描信号，并且可以向扫描线(Sl到Sn)提供产生的扫描信号。可以顺序地向扫描线(Sl到Sn)提供在扫描驱动器110中产生的扫描信号，或者可以以另一顺序提供。如上所述，扫描驱动器110可以包括具有全都是PMOS晶体管的晶体管的OR门，并且可以形成在显示器的面板上。在另一种实现中，为了减少面板的安装区域(mountingarea),用于扫描驱动器110的解码器30、32、34可以形成在数据驱动器120上，例如，以芯片、或者集成电路的形式。因此，可以形成数据驱动器120以在数据驱动器120芯片中包括解码器30、32、34。扫描驱动器110可以通过将解码器30、32、34与形成在显示器的面板，例如包括像素电路的面板上的第二OR门电耦合而被稳定地驱动。定时控制器150可以与外部提供的同步信号对应地产生数据驱动控制信号(DCS)和扫描驱动控制信号(SCS)。可以将由定时控制器150产生的数据驱动控制信号(DCS)提供给数据驱动器120，并且可以将扫描驱动控制信号(SCS)提供给扫描驱动器110。定时控制器150可以重新安排外部提供的数据并且将数据提供给数据驱动器120。像素单元130可以接收来自第一驱动电源(ELVDD)和第二驱动电源(ELVSS)(外部提供)的功率，并且可以将第一驱动电源(ELVDD)和第二驱动电源(ELVSS)提供给每一个像素140。像素140可以与数据信号对应地接收第一驱动电源(ELVDD)和第二驱动电源(ELVSS),并且可以控制电流从第一驱动电源(ELVDD)通过有机发光二极管流向第二驱动电源(ELVSS)。每一个像素140可以包括一个或者多个晶体管。在本发明的实施例中，像素140中包含的所有晶体管和扫描驱动器110中包含的所有晶体管可以是同一类型的晶体管，例如PMOS晶体管。如上所述，根据本发明的实施例的逻辑门可以用于扫描驱动器，其中OR逻辑门都是同一类型的MOS晶体管，例如都是PMOS晶体管。由于所有扫描驱动器中的晶体管是如像素电路中使用的同一类型的晶体管，例如PMOS晶体管，因此，扫描驱动器可以形成在面板上，而不带来掩模(mask)数量的增加。而且，扫描驱动器形成包括具有PMOS晶体管的像素电路的显示器的一部分的情况下，OR门PMOS晶体管可以同时形成作为像素电路PMOS晶体管。因此，可以降低生产成本。根据本发明的实施例的扫描驱动器可以配置为通过改变驱动波形和/或OR门来向扫描线提供扫描信号的特定顺序。因此，扫描驱动器可以适用于各种驱动装置。这里已经对本发明的示例性实施例进行了公开，并且尽管使用了特定术语，但是它们仅仅是以普遍的和描述性的意思进行使用和解释的，而非限制性的。因此，对于本领域技术人员可以理解，在不脱离在以下权利要求中提出的本发明的精神和范围的情况下，在形式和细节上的可以做出各种改变。权利要求1、一种逻辑门，包括第一驱动器，配置成接收至少一个输入信号，并且配置成与该至少一个输入信号对应地控制第一电源和该逻辑门的第一节点之间的连接；第二驱动器，耦合到该第一节点和第二电源，并且配置成控制该第一节点的电压；第三驱动器，配置成与该第一节点的该电压对应地控制在输出端子和该第一电源之间的连接；控制晶体管，配置成控制该第三驱动器和该第二电源之间的连接；第四驱动器，配置成控制该控制晶体管的栅极电极和该第二电源之间的连接；以及第二电容器，耦合在该控制晶体管的第一电极和该控制晶体管的该栅极电极之间，其中该控制晶体管和在该第一驱动器、该第二驱动器、该第三驱动器以及该第四驱动器中的所有晶体管是同一类型的MOS晶体管。2、如权利要求l所述的逻辑门，其中该控制晶体管和在该第一驱动器、该第二驱动器、该第三驱动器以及该第四驱动器中的所有晶体管是PMOS晶体管。3、如权利要求l所述的逻辑门，其中该第一驱动器包括串耳^給在该第一电源和该第一节点之间的多个晶体管，以及该晶体管配置成与多个输入信号对应:NM喿作。4、如权利要求3所述的逻辑门，其中该第一驱动器包括第一晶体管，配置成与第一输入信号对应;W喿作；第二晶体管，配置成与第J^r入信号对应iW乘作；第三晶体管，配置成与第三输入信号对应^4喿作。5、如权利要求4所述的逻辑门，其中当该第一驱动器将该第一电源连接到该第一节点时，该第_^4区动器配置成将该第一节点保持在该第一电源的电压，以及在其它时期，该第^^区动器配置成将该第一节点^t寺在该第二电源的电压。6、如权利要求5所述的逻辑门，其中该第_^驱动器包括第四晶体管，配置成控制该第一节点和该第二电源之间的连接；第五晶体管，具有粉^到该第四晶体管的栅极电极的第一电极，并且具有寿給到该第二电源的第二电极和栅极电极；以及第一电容器，^^在该第四晶体管的第一电极和该栅极电极之间。7、如权利要求6所述的逻辑门，其中该第四晶体管的长/宽比设置为比该第一晶体管、该第二晶体管、以及该第三晶体管的长/宽比更窄的范围。8、如权利要求5所述的逻辑门，其中该第-^驱动器包括第四晶体管，配置成控制该第一节点和该第二电源之间的连接；第一电容器，津^^在该第四晶体管的第一电极和栅极电极之间；第二十晶体管、第二十一晶体管以及第二十二晶体管，其中该第二十、第二十一、以及第二十二晶体管串耳絲^^在该第四晶体管的该第一电极和该栅极电极之间，并且酉己置成与多个输入信号对应i^^f乍；以及第二十三晶体管、第二十四晶体管以及第二十五晶体管，其中该第二十三、第二十四、以及第二十五晶体管串斜給在该第四晶体管的该栅极电极和该第二电源之间，并且配置成与多个输入制言号对应i似乘怍。9、如权利要求l所述的逻辑门，其中该第三驱动器包括第六晶体管，其配置成与该第一节点的该电压对应地控制该第一电源和该控制晶体管的该第一电极之间的连接。10、如权利要求9所述的逻辑门，其中该第三驱动器还包括第七晶体管，配置成与该第一节点的该电压对应^y空制该控制晶体管的该第一电极和该栅极电极之间的连接。11、如权利要求l所述的逻辑门，其中该第三驱动器包括第三十晶体管、第三十一晶体管、'第三十二晶体管、以及第三十三晶体管，该第三十晶体管配置成与该第一节点的该电压对应地控制该第一电源和该第四驱动器之间的连接；该第三十一晶体管配置成控制该第一电源和该第三十三晶体管之间的连接，并且具有^^到该第三十晶体管的第二电极的栅极电极，该第三十三晶体管配置成与该第一节点的该电压对应i^空制该第三十一晶体管和该第二电源之间的连接，以及该第三十二晶体管配置成控制该控制晶体管和该第一电源之间的连接，并且具有寿給到该第三十一晶体管的第二电极的栅极电极。12、如权利要求ll所述的逻辑门，其中该控制晶体管的该栅极电4^給到该第三十晶体管的该第二电极。13、如权利要求l所述的逻辑门，其中该第四驱动器包括在该控制串联井^^在晶体管的该栅极电极和该第二电源之间的多个晶体管，以及该晶体管配置成与多个输入信号对应:NM喿怍。14、如权利要求13所述的逻辑门，其中该第四驱动器包括第九晶体管，配置成与第一输入信号对应i4l喿怍；第十晶体管，配置成与第二^r入信号对应^W喿作；以及第十一晶体管，配置成与第三输入信号对应^^喿作。15、如权利要求l所述的逻辑门，其中该第四驱动器包括第九晶体管，其具有耦合到该控制晶体管的该栅极电极的第一电极，并且具有l給到该第二电源的第二电才及禾4册才及电才及。16、如权利要求15所述的逻辑门，其中该控制晶体管的长/宽比设置为比该第三驱动器中所包括的至少一个晶体管的长/宽比更窄的范围。17、一种扫描驱动器，包括至少一个解码器，具有配置成提供多个第叫言号的多个第一OR门；以及多个第二0R门，配置成在该第"H言号上M^亍0R才剁乍并提供多个扫描信号，其中在^"个该第一0R门和该第二0R门中的所有晶体管是同一类型的MOS晶体管。18、如权利要求17所述的扫描驱动器，其中在^—个该第一0R门和该第二0R门中的所有晶体管是PMOS晶体管。19、如权利要求17所述的扫描驱动器，其中该至少一个解码器配置成接收除驱动信号和驱动条信号^卜的至少一个外部提供的信号，以及该驱动信号和该驱动^j言号被设置为比LOW极性的时间段长的HIGH极性的时间段。20、如权利要求17所述的扫描驱动器，其中每一个第一OR门和每一个第二OR门包4舌第一驱动器，配置成接收至少一个输入信号，并且配置成与该至少一个输入信号对应地控制第一电源和该逻辑门的第一节点之间的连接；第^^4区动器，^^到该第一节点和第二电源，并且配置成控制该第一节点的电压；第三驱动器，配置成与该第一节点的该电压对应:^y空制在输出端子和该第一电源之间的连4妻；控制晶体管，配置成控制该第三驱动器和该第二电源之间的连接；第四驱动器，配置成控制该控制晶体管的栅极电极和该第二电源之间的连接；以及第二电容器，M^在该控制晶体管的第一电极和该控制晶体管的该栅极电极之间，其中该控制晶体管和在该第一驱动器，该第^^驱动器，该第三驱动器以及该第四驱动器中的所有晶体管是同一类型的M0S晶体管。21、一种有4几发^^及管显示器，包括像素电路，M^到相应的数据线和扫描线；数据驱动器，配置成向该数据线提^l史据信号；以及扫描驱动器，配置成向该扫描线^^^扫描信号，其中该扫描驱动器包含至少一个解码器，具有配置成提供多个第H言号的多个第一OR门，以及多个第二0R门，配置成在该第一信号上^Vf亍0R才刻乍并提供多个扫描信其中在[个该第一OR门和该第二0R门中的所有晶体管是MOS晶体管的同一类型。22、如权利要求21所述的有机发it^极管显示器，其中每一个该像素电路包括至少一个晶体管，以及该第二0R门和该像素电路是同一面板的部分。23、如权利要求22所述的有机发it^及管显示器，其中该第一OR门和该数据驱动器是同一芯片的部分。24、如权利要求21所述的有机发it^及管显示器，其中该扫描驱动器包括PMOS晶体管，以及在该扫描驱动器中的该PM0S晶体管与该像素电路中的该晶体管同时形成。25、如权利要求21所述的有机发it^及管显示器，其中该至少一个解码器配置成接^j^驱动信号和驱动剝言号^卜的至少一个外部提供的信号，以及该驱动信号和该驱动制言号被设置为比LOW极性的时间段长的HIGH极性的时间段。26.如权利要求21所述的有才咸光J^及管显示器，其中f个第一OR门和每一个第二OR门包括第一驱动器，配置成接收至少一个输入信号，并且配置成与该至少一个输入信号对应^y空制第一电源和该逻辑门的第一节点之间的连接；第j^驱动器，津^到该第一节点和第二电源，并且配置成控制该第一节点的电压；第三驱动器，配置成与该第一节点的该电压对应地控制输出端子和该第一电源之间的连才妻；控制晶体管，配置成控制该第三驱动器和该第二电源之间的连接；第四驱动器，配置成控制该控制晶体管的栅极电极和该第二电源之间的连接；以及第二电容器，^^在该控制晶体管的第一电极和该控制晶体管的该栅极电极之间，其中该控制晶体管和在该第一驱动器、该第^^弓区动器、该第三驱动器以及该第四驱动器中的所有晶体管是同一类型的MOS晶体管。27.如权利要求26所述的有机发it^及管显示器，其中该第一马区动器包括在该第一电源和该第一节点之间串腐馬合的多个晶体管，以及该晶体管配置成与多个输入信号对应i似乘怍。28.如权利要求26所述的有机发it^f及管显示器，其中当该第一驱动器将该第一电源连接到该第一节点时，该第^T4区动器配置成将该第一节点保持在该第一电源的电压，以及在其它时期，该第^^4区动器配置成将该第一节点保持在该第二电源的电压。29.如权利要求26所述的有机发光二极管显示器，其中该第三驱动器配置成与该第一节点的该电压对应地控制该第一电源和该控制晶体管的该第一电极之间的连接。30.如权利要求26所述的有积发^t^及管显示器，其中该第四驱动器包括4^^在该控制晶体管的该栅极电极和该第二电源之间的多个晶体管，以及该晶体管配置成与多个输入信号对应iW乘作。31.如权利要求21所述的有机发it^^及管显示器，其中该显示器包括多个解码器；该显示器配置成向该解码器提供多个输入信号，该输入信号具有不同频率，并且接收高频输入信号的解码器放置得比接收^^贞输入信号的解码器更接近该第二OR门。全文摘要公开了逻辑门、扫描驱动器以及使用其的有机发光二极管显示器。逻辑门包括第一驱动器，接收输入信号，并且与输入信号对应地控制在第一电源和第一节点之间的连接；第二驱动器，耦合到第一节点和第二电源，并且控制第一节点的电压；第三驱动器，与第一节点的电压对应地控制在输出端子和该第一电源之间的连接；控制晶体管，控制第三驱动器与第二电源之间的连接；第四驱动器，控制控制晶体管的栅极电极和第二电源之间的连接；以及第二电容器，在控制晶体管的第一电极和控制晶体管的栅极电极之间，其中该晶体管是同一类型的MOS晶体管。文档编号H03K19/0944GK101227188SQ20071015960公开日2008年7月23日申请日期2007年8月8日优先权日2006年8月8日发明者崔相武,李王棗,郑宝容,金炯秀申请人:三星Sdi株式会社