专利名称：片上端接电路的制作方法
技术领域：
本发明的至少 一 些实施例大体上涉及用于信号传输线路的端接电路，且明 确地说(但不限于)涉及集成在集成电路衬底上的端接电路。
背景技术：
例如射型晶体管逻辑(GTL)和低摆幅电流模式信令方案等一些信令方案 需要用于信号传输线路的端接电阻器。传统上，端接电阻器放置在印刷电路板 (PCB)上。
图1展示常规端接电路。所述端接电路包括电阻器(11和13),其串联连 接在两个电源电压(Vcc (17)与接地(15))之间。当所述两个电阻器(11和 13 )的每一者具有2xR的阻抗时，端接电路为接收器输入提供为R的端接阻抗， 所述接收器输入应连接在所述两个电阻器(11和13)之间。在图1中，接收器 输入点的电压通过电阻器(11和13 )偏压于Vcc/2的操作点。
最近，已经将端接电阻器放置在硅芯片上。集成在半传导衬底上的端接电 阻器可经由多晶硅电阻器、PMOS晶体管、多晶硅电阻器与PMOS晶体管的组 合、NMOS与PMOS并联结构等来实施。举例来说，Yongping Fan和Jeffrey E. Smith 在"On-Die Termination Resistors with Analog Impedance Control for Standard CMOS Technology" (IEEE Journal of Solid-State Circuits,第38巻，第 2期，2003年2月，第361-364页)中提出 一种用于片上端接电路的电阻器电路。
当端接电路经由无源电阻器实施时，端接电路的线性是极好的。端接电路 所消耗的电流几乎是恒定的，其可由以下等式表达It = Vcc/(4xR)。当使用其它 技术来实施端接电阻器时(例如，Yongping Fan和Jeffrey E. Smith的电阻器电 路)，端接电路消耗类似量的电力。
高度集成的电路芯片可包括大量需要端接电路的输入/输出(I/O)引脚。所 述I/O引脚的端接电路可消耗相当大量的电力。
发明内容
本文描述用以使用限压器来端接传输线路的方法和设备。在这部分中概述 一些实施例。
在本发明的一个实施例中， 一种集成在衬底上用以端接从所述衬底外部连接
的传输线路的端接电路，所述端接电路包含 用以与所述传输线路介接的端口 ；
第 一电阻路径，其耦合在所述端口与所述衬底上所提供的第 一电源电压之 间，所述第一电阻路径包括第一限压器；以及
第二电阻路径，其耦合在所述端口与所述衬底上所提供的第二电源电压之 间，所述第二电阻路径包括第二限压器。
在本发明的一个实施例中的端接电路，其中所述第一电源电压为Vcc;且所 述第二电源电压为接地。
在本发明的一个实施例中的端接电路，其中所述第一电阻路径和所述第二电 阻路径具有大致相等的阻抗。
在本发明的 一个实施例中的端接电路，其中当所述第 一 和第二电阻路径具有 变化电流时，所述第一限压器和所述第二限压器将维持大致相等且恒定的电压。
在本发明的一个实施例中的端接电路，其中所迷第一限压器包含二极管；且 所述第二限压器包含二极管。
在本发明的一个实施例中的端接电路，其中所述第一限压器包含经偏压以维 持恒定电压的金属氧化物半导体场效应晶体管(MOSFET);且所述第二限压器 包含经偏压以维持恒定电压的金属氧化物半导体场效应晶体管(MOSFET )。
在本发明的一个实施例中的端接电路，其中所述第一限压器包含n沟道晶体 管，且所述第二限压器包含p沟道晶体管。
在本发明的一个实施例中的端接电路，其进一步包含 反相器，其耦合在所述第 一与第二限压器之间以向所述第二限压器提供所 述第一限压器的偏压信号的反相型式。
在本发明的一个实施例中的端接电路，其中所述第 一 电阻路径的阻抗由第一 电压控制；且所述第二电阻路径的阻抗由第二电压控制。
在本发明的一个实施例中的端接电路，其进一步包含 校准电路，其用以在校准模式期间确定所述第一和第二控制电压。
在本发明的一个实施例中的端接电路，其中所述校准电路包含连接到第四电阻路径的第三电阻路径，所述第三电阻路径与所述第一电阻路径大致相同，所 述第四电阻;洛径与所述第二电阻;洛径大致相同。
在本发明的一个实施例中的端接电路，其中在所述校准模式期间， 已知电流与所述端口连接，
所述第三和第四电阻路径耦合在所述第 一与第二电源电压之间，且 将参考电压同所述端口与所述第三和第四电阻路径之间的连接点之间的 电压差进行比较，以确定所述第一控制电压。
在本发明的一个实施例中，一种用于集成电路的片上端接电路，其包含
第一电阻器元件；
第二电阻器元件，其与所述第一电阻器元件耦合，信号传输线路将连接到
所述第 一 与第二电阻器元件之间的点以用于端接；
第一限压器，其耦合在所述第一电阻器元件与所述集成电路的第一电源电 压之间；以及
第二限压器，其耦合在所述第二电阻器元件与所述集成电路的第二电源电 压之间。
在本发明的一个实施例中的端接电路，其中所述第 一限压器包含经偏压以维 持源极与漏极之间的恒定电压的NMOS晶体管；且所述第二限压器包含经偏压 以维持源极与漏极之间的恒定电压的PMO S晶体管。
在本发明的 一个实施例中的端接电路，其进一步包含 反相器，其耦合在所述NMOS晶体管的栅极与所述PMOS晶体管的棚-极之间。
在本发明的一个实施例中的端接电路，其中所述集成电路包含互补金属氧化 物半导体(CMOS)。
在本发明的一个实施例中的端接电路，其中所述第 一 电阻器元件的阻抗可经 由控制信号来调整；且所述集成电路包含
校准电路，在校准模式期间所述校准电路将耦合到所述端接电路以确定用 以校准所述第 一 电源电压与所述第 一和第二电阻器元件之间的所述点之间的阻 抗的所述控制信号，在正常操作模式期间所述校准电路将与所述端接电路去耦 合。
在本发明的一个实施例中的端接电路，其中所述校准电路包含电流源，所述 电流源选择性地耦合到所述第 一与第二电阻器元件之间的所述点。在本发明的一个实施例中，一种具有形成在半传导衬底上的集成电路的装置，
所述装置包含
输入/输出(I/O)引脚，其用以将所述集成电路连接到来自所述装置外部 的信号传输线路；以及
端接电路，其与所述I/O引脚耦合且集成在所述半传导衬底上，所述端接 电路将为所述传输线路提供预定端接阻抗，所述端接电路包括串联连接在第一 电源电压与第二电源电压之间的第一电阻器、第二电阻器和至少一个限压器， 所述I/O引脚连接在所述第一与第二电阻器之间。 在本发明的一个实施例中的装置，其进一步包含
校准电路，其集成在所述半传导衬底上，所述校准电路在校准模式中与所 述端接电路耦合且在正常操作模式期间与所述端接电路去耦，所述校准电路包 含电路路径以在处于所述校准模式中时提供通过所述第一和第二电阻器之一的 已知电流，所述校准电路进一步包含控制信号产生器以基于将参考电压与由所 述已知电流引起的电压变化进行比较来确定用以调整所述第 一和第二电阻器之 一的控制信号。
从附图和随后详细描述中将容易了解其它特征。
在附图的各图中借助于实例而并非限制来说明实施例，其中相同参考标号 指示相似元件
图1展示常规端接电路；
图2展示根据一个实施例的端接电路；
图3展示根据一个实施例的MOS端接电路；
图4展示根据一个实施例耦合到校准电路以校准基于PMOS的限压器的端 接电路的实例；
图5展示根据一个实施例耦合到校准电路以校准可调电阻器的端接电路的 实例；
图6展示根据一个实施例耦合到校准电路以校准基于NMOS的限压器的端 接电i 各的实例。
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具体实施例方式
以下描述和附图是说明性的且不应将其解释为限制性的。描述各种特定细 节以提供彻底理解。然而，在特定实例中，不描述众所周知或常规的细节以免
混淆所述描述。在本揭示内容中参考一个或某一实施例未必是参考同一实施例； 而且，此类参考意味着至少一个。
本发明的 一 个实施例提供一 种片上端接电路，其与传统端接电路相比消耗 较少电力。在一个实施例中，在高速互补金属氧化物半导体(CMOS)集成电路 上使用所述片上端接电路。
在一个实施例中，片上端接电路使用限压器来降低端接电路中所使用的直 流电(DC)。在一个实施例中，片上端接电路提供与传统端接电路相同的用于接 收器输入线路的操作电压电平和所需交流电(AC)阻抗，但与图l所说明的传 统端接电路相比消耗显著较少的电力。
图2展示根据一个实施例的端接电路。在图2中，端接电路包括串联连接 在两个电源电压(Vee和接地)之间的两个电阻器(25和27)和两个限压器(21 和23 )。
在图2中，限压器(21和23)用于维持恒定电压Vd。因此，施加在电阻器 (25和27 )上的电压得以降低(例如，降低到Vc~c2xVd )。
在一个实施例中，限压器(21和23)的阻抗与电阻器(25和27)相比时 可忽略。所述两个电阻器(25和27)的每一者的阻抗为约2xR。因此，所述电 路的端接阻抗是所需值R。由于施加在电阻器(25和27)上的电压降低到 Vc—C2 x Vd ，因而端接电路的DC电流消耗从Vcc/(4x R)降低到(Vc—c2 x Vd)/(4 xR)。
在图2中，接收器输入的电压摆幅限于Vd与Vc:Vd之间的范围。在所述范 围以外，阻抗可增加到高达2xR。然而，在大约Vcc/2的操作点处端接电路的阻 抗非常接近所需阻抗R。
在一个实施例中，使用二极管来实施限压器(21和23 )。在另一实施例中， 使用二极管连接MOSFET来实施限压器(21和23)。在一个实施例中，经由多 晶硅电阻器、PMOS晶体管、多晶硅电阻器与PMOS晶体管的组合、NMOS与 PMOS的并联结构等来实施电阻器(25和27)。可使用任何用于在半传导衬底 上建构电阻器的已知技术。
当限压器(21和23)的阻抗与电阻器(25和27)相比不可忽略时，限压 器(21和23)的阻抗可添加到电阻器(25和27)的阻抗。因此，可由具有零阻抗的理想限压器和等效电阻器有效代表端接电路。理想限压器对应于图2中
的限压器(21和23);且等效电阻器对应于电阻器(25和27)。使用限压器(21 和23 )降低了 DC电流消耗且因此降低了端接电路的电力消耗。
在一个实施例中，通过接通/断开信号来控制限压器。因此，端接电路的电 阻器可选择性地耦合到电源线路(例如，Vcc和接地)。当不使用信号线路时， 可将端接电路与电源电压去耦合，以消除端接电阻器的电力消耗。
通过使用CMOS工艺，可使用金属氧化物半导体场效应晶体管(MOSFET) 来实施限幅二^f及管。
图3展示根据一个实施例的MOS端接电路。在图3中，如同二极管一样连 接的NMOS晶体管(33)用作与电阻器(25)连接的限压器；且如同二极管一 样连接的PMOS晶体管(35)用作与电阻器(27)连接的限压器。传输线路应 当在电阻器(25和27)之间的接收器输入点(29)处端接。
在图3中，反相器(31 )连接在MOS晶体管(33和35 )的栅极之间。反 相器(31)将用于MOS晶体管(35)的控制信号进行反相以产生用于MOS晶 体管(33)的控制信号。或者，反相器可用于将用于MOS晶体管(33)的控制 信号进行反相以产生用于MOS晶体管(35)的控制信号。
在图3中，当接通/断开控制信号为接通时，MOS晶体管(33和35)如同 二极管一样连接以充当限压器。当如同二极管一样连接时，MOS晶体管(33和 35)在允许可变电流穿过MOS晶体管(33和35)时维持源极与漏极之间的大 致相同电压。
在图3中，当接通/断开控制信号为断开时，对MOS晶体管(33和35 )经 偏压以有效地将电阻器(25和27)从电源电压线路断开。
在图3中，当MOSFET的跨导体对于端接电路中的操作电流来说足够大时， MOS晶体管(33和35 )维持源极与漏极之间的恒定电压Vt，其中Vt是MOSFET 的阈值电压。因此，端接电路中的DC电流降低到(Vc:2xVT)/(4xR)。
在一个实施例中，VT经设计为与Vcc/2相当，以降低端接电路中的DC电流。 因此，端接电路中的DC电流可与传统端接电路中的DC电流相比为非常小。然 而，接收器输入点(29 )处的电压摆幅同样较小。使用限压器来折衷DC电流与 电压摆幅。
图3说明一个MOS晶体管与每一电阻器(25和27) —起使用。或者，一 个以上MOS晶体管可串联连接以为每一电阻器(25和27)提供组合限压器。在一些实施例中，MOS晶体管与所述电阻器中的一者一起使用，而不与所述电
阻器中的另一者一起使用。在一些实施例中，不同分支电路上的MOS晶体管(33 和35 )可维持不同电压。
在一个实施例中，校准电路用于确定用于校准端接电路的阻抗的控制信号。 当限压器的阻抗与所需端接阻抗相比可忽略时，校准电路可用于校准电阻器(例 如，25和27 )。
当限压器的阻抗与所需端接阻抗相比不可忽略时，校准电路可用于校准包 括电阻器和其接近操作条件的限压器两者的整个分支的阻抗。
在一个实施例中，在图3中，当分支中的电流处于端接电路的正常操作范 围内(例如，接近操作点(Vc:2xVt)/(4xR))时，校准接收器输入点(29)与电源 线路Vcc之间的分支(包括电阻器(25)和限压器(33))的阻抗。
在一个实施例中，校准电路通过降低参考电压与接收器输入点处由于已知 电流引起的电压变化之间的差值来确定控制信号。将所述控制信号进行数字化， 在校准之后进行存储，且随后在端接电路的正常操作期间(例如，当端接电路 用于端接信号传输线路时)使用。
在 一 个实施例中，具有与待校准端接电路相同的单元的冗余端接电路用于 建立正常操作条件。在校准阶段期间，所述两个端接电路连接在电源线路之间。 所述端接电路中的 一者连接到电流源。将由电流源造成的电压差与参考电压进 行比较，以驱动用于校准端接电路阻抗的控制信号。在校准之后，可将冗余端 接电^各从端纟妄电if各切断。
在一个实施例中，集成电路包括用于多个I/O引脚的多个端接电路。在校准 阶段期间，端接电路可配对以相对于彼此校准，从而不需要在集成电路上具有 实际冗余端接电路。举例来说，两个邻近端接电路可用作用于校准过程的一对 端接电路。在一个实施例中，配对的端接电路彼此靠近地放置在衬底上。或者， 可在衬底上在用于I/O引脚的端接电路附近形成冗余端接电路作为校准电路的 一部分。
图4展示根据一个实施例耦合到校准电路以校准基于PMOS的限压器的端 接电if各的实例。
在图4中， 一对大致相同的端接电路用于确定用以才交准基于PMOS的限压 器(44和48)的操作的控制信号。所述对中的第一端接电路具有串联连接在电 源线路Vcc与接地之间的限压器(41和44 )和电阻器(42和43 )。所述对中的
11第二端接电路具有串联连接在所述电源线路Vcc与接地之间的限压器(45和48 ) 和电阻器(46和47)。基于NMOS的限压器(41和45)经设计为相同的；基于 PMOS的限压器(44和48)经设计为相同的；电阻器(42和46)经设计为相 同的；且电阻器(43和47)经设计为相同的。因此，所述对端接电路在大致相 同条件下操作。
在图4中，电流源(55 )耦合在Vcc与接收器输入之间，以将电流注入到具 有电阻器(42和43)和限压器(41和44)的第一端接电路中。所注入的电流 造成接收器输入点处的电压增加；且所述电压增加是端接电路的阻抗与额外电 流Is的函数。比较器(49)根据端接电路的接收器输入点的电压之间的差值来
确定电压增加。比较器(51 )产生和电压增加与参考电压Vref之间的差值成比例
的控制信号。所述控制信号促使控制振荡器调整数字化控制信号，所述数字化 控制信号进一步产生用于基于PMOS的限压器(44和48)的控制信号。
在一个实施例中，控制振荡器包括升序/降序计数器以数字化控制信号，所 述控制信号可存储在存储器中且在端接电路的将来操作中使用。还可使用其它 类型的数字化技术。
在一个实施例中，当端接电路的阻抗达到Vref/Is时，控制振荡器达到收敛的
控制信号，其中Is是由电流源(55)注入到端接电路中的电流。在一个实施例 中，对于校准过程，比率Vref/Is经设计为所需端接阻抗R。
在图4中，使用限压器(44和48)的控制信号来调整电路路径的阻抗。或 者，可经由用于受电压控制的电阻器的控制信号来调整阻抗，如图5所说明。
图5展示根据一个实施例耦合到校准电路以校准可调电阻器的端接电路的 实例。
在图5中， 一对大致相同的端接电路用于确定用以校准从电阻器(63)通 过限压器(64)到接地的电路路径和从电阻器(67)通过限压器(68)到接地 的电路路径的阻抗的控制信号。在图5中，限压器(61和65)在设计上大致相 同；限压器(64和68 )在设计上大致相同；电阻器(62和66 )在设计上大致 相同；且电阻器(63和67)在设计上大致相同。因此，所述对端接电路在大致 相同条件下操作。
在图5中，电流源(55 )耦合在Vcc与接收器输入之间，以提供到达具有电 阻器(62和63)和限压器(61和64)的端接电路中的额外电流。所述额外电 流造成电压增加，所述电压增加是端接电路的阻抗与所提供的额外电流Is的函数。加法器/减法器(69)根据端接电路的接收器输入点的电压之间的差值来确 定电压增加。比较器(51 )产生和电压增加与参考电压Vref之间的差值成比例的 控制信号。所述控制信号促使控制振荡器调整数字化控制信号，所述数字化控
制信号进一步产生用于受电压控制的电阻器(63和67)的控制信号。
在一个实施例中，电流源(55)由集成在集成电路芯片的衬底上的校准电
路的一部分产生。或者，可经由连接到端接电路的I/O引脚来提供电流源。或者，
可经由连接到所述对端接电路的I/O引脚来提供具有已知差值的两个电流源，以
驱动端接电路的各自接收器输入点之间的电压差。
图6展示根据一个实施例耦合到校准电路以校准基于NMOS的限压器的端
接电路的实例。
在图6中，共同校准一对大致相同的端接电路。在图6中，限压器(81和 85)是大致相同的；限压器(84和88)是大致相同的；电阻器(82和86)是 大致相同的；且电阻器(83和87)是大致相同的。因此，所述对端接电路在接 收到相同接收器输入时处于大致相同的操作条件。
在图6中，连接电流源(71 )以从具有电阻器(82和83 )和限压器(81和 84)的端接电路汲取电流。从端接电路汲取的电流造成接收器输入点处的电压 增加；且所述电压增加是端接电路的阻抗与由电流源(71 )汲取的电流的函数。 加法器/减法器(77)根据端接电路的接收器输入点的电压之间的差值来确定电
压增加。比较器(71 )产生和电压增加与参考电压Vref之间的差值成比例的控制
信号。所述控制信号促使控制振荡器调整数字化控制信号，所述数字化控制信 号进一步产生用以调整电阻器(82和86)和/或限压器(81和85)的阻抗的控 制信号。
在图6中，当端接电路的阻抗达到Vref/Ijt,控制振荡器(75)产生控制信
号，其中L是由电流源从具有电阻器(82和83 )的端接电路汲取的电流。比率 VJIs经设计为与所需端接阻抗R相同。因此，当控制振荡器(75)的控制信号 达到收敛值时，端接电路具有所需端接阻抗R。
图4到6展示其中为校准端接阻抗而调整端接电路的一个分支的阻抗的实 例，其中所述分支从接收器输入点开始到Vcc或接地(例如，在图6中电阻器 82通过限压器81到Vcc的分支，或在图4中电阻器43通过限压器44到接地的 分支)。
或者，可同时调整或校准端接电路的两个分支。举例来说，可用对称的方式来调整端接电路的所述两个分支的阻抗。举例来说，可基于比较器(例如， 51或73)的输出来同时调高或同时调低两个分支的阻抗。
在另一实例中，所述两个分支的阻抗经调谐为具有大致相同的阻抗。因此，
当没有输入信号时，接收器输入点被偏压于Vcc/2。
因此，本发明的至少一个实施例提供一种用于集成电路(IC)芯片之间的 高速有线线路互连的低电力消耗端接电路，其可能在近端或远端或两端处需要 阻抗匹配以免由于反射而造成信号降级。在一个实施例中，端接电路提供所需 AC阻抗，但仅消耗传统端接电路的部分DC电流，且因此对于电力警示系统来 说是具有吸引力的。
在一个实施例中，使用限压器使端接电路的AC阻抗与端接电路的DC电流 消耗的设计去耦。因此，设计者能在实施所需AC阻抗的同时自由选择不同的 DC电流。
在前述说明书中，已参考本发明的具体示范性实施例对本发明进行了描述。 显然，在不脱离本发明的如在所附权利要求书中所主张的更广泛的精神和范畴 的情况下，可对本发明进行各种修改。因此，应认为说明书和图式是说明性的 而不是限制性的。
权利要求
1. 一种集成在衬底上用以端接从所述衬底外部连接的传输线路的端接电路，所述端接电路包含用以与所述传输线路介接的端口；第一电阻路径，其耦合在所述端口与所述衬底上所提供的第一电源电压之间，所述第一电阻路径包括第一限压器；以及第二电阻路径，其耦合在所述端口与所述衬底上所提供的第二电源电压之间，所述第二电阻路径包括第二限压器。
2. 根据权利要求1所述的端接电路，其中所述第一电源电压为Vec;且所述 第二电源电压为4妄地。
3. 根据权利要求1所述的端接电路，其中所述第一电阻路径和所述第二电 阻路径具有大致相等的阻抗。
4. 根据权利要求3所述的端接电路，其中当所述第一和第二电阻路径具有 变化电流时，所述第一限压器和所述第二限压器将维持大致相等且恒定的电压。
5. 根据权利要求4所述的端接电路，其中所述第一限压器包含二极管；且 所述第二限压器包含二极管。
6. 根据权利要求4所述的端接电路，其中所述第一限压器包含经偏压以维 持恒定电压的金属氧化物半导体场效应晶体管(MOSFET);且所述第二限压器 包含经偏压以维持恒定电压的金属氧化物半导体场效应晶体管(MOSFET )。
7. 根据权利要求6所述的端接电路，其中所述第一限压器包含n沟道晶体 管，且所述第二限压器包含p沟道晶体管。
8. 根据权利要求6所述的端接电路，其进一步包含反相器，其耦合在所述第 一与第二限压器之间以向所述第二限压器提供所 述第一限压器的偏压信号的反相型式。
9. 根据权利要求1所述的端接电路，其中所述第一电阻路径的阻抗由第一 电压控制；且所述第二电阻路径的阻抗由第二电压控制。
10. 根据权利要求9所述的端接电路，其进一步包含校准电路，其用以在校准模式期间确定所述第 一和第二控制电压。
11. 根据权利要求IO所述的端接电路，其中所述校准电路包含连接到第四电阻路径的第三电阻路径，所述第三电阻路径与所述第 一 电阻路径大致相同， 所述第四电阻路径与所述第二电阻路径大致相同。
12. 根据权利要求11所述的端接电路，其中在所述校准模式期间， 已知电流与所述端口连4姿，所述第三和第四电阻路径耦合在所述第一与第二电源电压之间，且 将参考电压同所述端口与所述第三和第四电阻路径之间的连接点之间的 电压差进行比较，以确定所迷第一控制电压。
13. —种用于集成电路的片上端接电路，其包含 第一电阻器元件；第二电阻器元件，其与所迷第一电阻器元件耦合，信号传输线路将连接到 所述第 一与第二电阻器元件之间的点以用于端接；第一限压器，其耦合在所述第一电阻器元件与所述集成电路的第一电源电 压之间；以及第二限压器，其耦合在所迷第二电阻器元件与所述集成电路的第二电源电 压之间。
14. 根据权利要求13所述的端接电路，其中所述第一限压器包含经偏压以 维持源极与漏极之间的恒定电压的NMOS晶体管；且所述第二限压器包含经偏 压以维持源;f及与漏才及之间的恒定电压的PMOS晶体管。
15. 根据权利要求14所述的端接电路，其进一步包含反相器，其耦合在所述NMOS晶体管的栅极与所述PMOS晶体管的栅极之间。
16. 根据权利要求15所述的端接电路，其中所述集成电路包含互补金属氧 化物半导体(CMOS)。
17. 根据权利要求15所述的端接电路，其中所述第一电阻器元件的阻抗可 经由控制信号来调整；且所述集成电路包含校准电路，在校准模式期间所述校准电路将耦合到所述端接电路以确定用 以校准所述第 一 电源电压与所述第 一和第二电阻器元件之间的所述点之间的阻 抗的所述控制信号，在正常操作模式期间所述校准电路将与所述端接电路去耦 合。
18. 根据权利要求17所述的端接电路，其中所述校准电路包含电流源，所 述电流源选择性地耦合到所述第 一与第二电阻器元件之间的所述点。
19. 一种具有形成在半传导衬底上的集成电路的装置，所述装置包含 输入/输出(I/O)引脚，其用以将所述集成电路连接到来自所述装置外部的信号传输线路；以及端接电路，其与所述I/0引脚耦合且集成在所述半传导衬底上，所述端接 电路将为所述传输线路提供预定端接阻抗，所述端接电路包括串联连接在第一 电源电压与第二电源电压之间的第一电阻器、第二电阻器和至少一个限压器， 所述1/0引脚连接在所述第一与第二电阻器之间。
20. 根据权利要求19所述的装置，其进一步包含校准电路，其集成在所述半传导衬底上，所述校准电路在校准模式中与所 述端接电路耦合且在正常操作模式期间与所述端接电路去耦，所述校准电路包 含电路路径以在处于所述校准模式中时提供通过所述第一和第二电阻器之一的 已知电流，所述校准电路进一步包含控制信号产生器以基于将参考电压与由所 述已知电流引起的电压变化进行比较来确定用以调整所述第 一 和第二电阻器之 一的控制信号。
全文摘要
本发明提供用以使用限压器来端接传输线路的方法和设备。在一个方面，在衬底上集成端接电路以端接从所述衬底外部连接的传输线路。所述端接电路包括用以与所述传输线路介接的端口；第一电阻路径，其包括第一限压器且耦合在所述端口与所述衬底电阻路径上所提供的第一电源电压之间；以及第二电阻路径，其包括第二限压器且耦合在所述端口与所述衬底上所提供的第二电源电压之间。
文档编号H03K19/0185GK101442306SQ20071030222
公开日2009年5月27日 申请日期2007年12月20日 优先权日2007年11月20日
发明者钢 严, 雷 吴, 劼 张, 斯笑岷 申请人:澜起科技(上海)有限公司