专利名称：输入/输出缓冲器及其半导体结构的制作方法
技术领域：
本发明是关于输入/输出緩冲器，特別是有关于一种具有阻抗拉升元件的输 入/输出缓冲器。
背景4支术
图1显示了具有防静电保护电路(ESDprotection circuit) 105的现有的输入 /输出緩冲器100的示意图。如图1所示，输入/输出緩冲器100具有输入/输出电 路101以及连接垫(pad) 103。如熟知此项技术者所了解的，输入/输出緩冲器 100包含防静电保护电路105以及电阻107，用于拉升或拉低电压。通常而言， 当导入静电脉沖时，防静电保护电路105可吸收静电脉冲。
输入/输出緩冲器在某些情况下，例如作为接口电路的时候，需要较多的线 性拉升或拉低特性，因此电阻107的电阻值也必须做出线性响应。在此情况下， 具有大电阻值的电阻107会承受相当大的能量损耗(因为P=I2R)，因此容易损毁。 此外，防静电保护电路105也会增加输入/输出緩冲器100所占据的面积。
图2显示了具有防静电保护电路的现有输入/输出緩沖器200的布局的上视 图。输入/输出緩冲器200包含有源电路(active circuit)区域201(例如输入/ 输出电路)、金属区域203、电阻区域205、硅化物阻隔区207以及防静电保护电 路区209。如图2所示，防静电保护电路区209需要较大的区域，电路的总面积 也随之增加。因此，需要一种新的发明来解决上述问题。
发明内容
因此，本发明的目的之一是提供一种输入/输出緩冲器，此输入/输出緩冲器 可增加其阻抗拉升元件的耐用度和可靠度。
本发明的另一目的是提供一种输入/输出緩冲器，在阻抗拉升元件的阻抗值 较大的情况下，可降低防静电保护电路(ESD protection circuit)的负载。
本发明的一个实施例揭露了一种输入/输出緩沖器，包含输入/输出电路、连 接垫(pad)以及阻抗拉升元件。输入/输出电路用于输入或输出信号。阻抗拉升元件具有多个阻抗元件，电性连接于输入/输出电路以及连接垫之间，用于形成 电阻值。
根据本发明另一实施例，输入/输出緩冲器的半导体结构可包含衬底 (substrate);有源电路(active circuit )，形成于衬底上；氧化珪层，位于衬底上； 图案化聚硅层(patterned poly-silicon layer),位于氧化硅层上，且图案化聚硅层 具有第一部分以及第二部分；图案化硅化物层，位于图案化聚硅层上，暴露至 少一部分图案化聚硅层；介质层(dielectric layer),位于图案化聚硅层以及图案 化硅化物层上，且介质层具有多个触点(contact);以及图案化金属层，位于介质 层上，并通过触点接触有源电路以及图案化硅化物层；其中图案化金属层被分 隔成第一部分、第二部分以及第三部分，且图案化金属层的第二部分位于图案 化金属层的第一部分以及图案化金属层的第三部分之间，其中图案化金属层的 第一部分接触位于图案化聚硅层的第一部分上的图案化硅化物层，图案化金属 层的第三部分接触位于图案化聚硅层的第二部分上的图案化硅化物层，且图案 化金属层的第二部分接触位于图案化聚硅层的第 一部分和图案化聚硅层的第二 部分上的图案化石圭化物层。
根据本发明的另一实施例，输入/输出緩沖器的半导体结构可包含衬底； 有源电路，形成于衬底上；氧化硅层，位于衬底上；图案化聚硅层，位于氧化 硅层上；图案化硅化物层，位于图案化聚硅层上，暴露至少一部分图案化聚硅 层，并分成至少两部分；介质层，位于图案化聚硅层以及图案化硅化物层上， 且介质层具有多个触点；以及图案化金属层，位于介质层上，并通过触点接触 有源电路以及图案化硅化物层；其中图案化硅化物层被分隔成第一部分、第二 部分以及第三部分，且第二部分位于第一部分以及第三部分之间，图案化金属 层被分成第一部分以及第二部分，其中图案化金属层的第一部分接触图案化硅 化物层的第一部分，且图案化金属层的第二部分接触图案化硅化物层的第三部 分。
根据前述电路以及结构，可增加阻抗拉升元件的耐用度，也可减少输入/输 出电^各的面积。
图1显示了具有防静电保护电路的现有输入/输出缓冲器的示意图。
图2显示了具有防静电保护电路的现有输入/输出缓冲器的布局的上视图。图3显示了根据本发明实施例的输入/输出緩冲器的示意图。
图4A显示了根据本发明另 一 实施例的输入/输出緩冲器的示意图。
图4B显示了根据本发明另 一实施例的输入/输出緩冲器的示意图。 图4 C显示了根据本发明另 一 实施例的输入/输出緩冲器的示意图。 图5显示了根据本发明实施例的输入/输出緩冲器的布局的上视图。 图6显示了根据本发明另 一 实施例的输入/输出緩冲器的布局的上视图。 图7显示了对应图5的布局的半导体结构的剖面图。 图8显示了对应图6的布局的半导体结构的剖面图。
具体实施例方式
在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，本领域 的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本 说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能 上的差异作为区分的准则，在通篇说明书及权利要求书当中所提及的"包含，， 是开放式的用语，故应解释成"包含有但不限定于"，此外，"耦合" 一词在此 包含任何直接及间接的电气连接手段，因此，若文中描述第一装置耦合于第二 装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接 手段间接地电气连接至第二装置。
阅读了下文对于附图所示优选实施例的详细描述之后，本发明对所属技术 领域的技术人员而言将显而易见。
图3显示了根据本发明实施例的输入/输出緩沖器300的示意图。输入/输出 緩冲器300包含输入/输出电路301、连接垫(pad) 309以及阻抗拉升元件310。 输入/输出电路301用于输入或输出信号。阻抗拉升元件310具有多个阻抗元件， 例如电性串联的电阻303 307,且电阻303~307形成电阻值R。
由于电阻值R是由多个电阻303 307所产生(举例脊说，4个阻抗元件)，每 一电阻303 307将承受较低的能量损耗(其公式为P=I2;,此例中N二4)，因此可 降低电阻303 307的损坏机率。如熟知此项技术者所了解的，阻抗元件的数量 越多，则输入/输出緩冲器占据的区域越大。然而，阻抗元件的数量越多，每一 阻抗元件的能量损耗就越小。因此，电阻303~307的阻抗值和数量可根据不同 目的和实施例更改。根据此结构，不仅阻抗元件具有较长的使用寿命，防静电 保护电路(ESD protection circuit)也可选择性的移除以节省防静电保护电路所消库毛的面积。
在图3和图4A、 4B和4C中，显示了输入/输出电路的部分实施例。这些实 施例仅用于说明本发明，并非用于限定本发明的范围。如图3所示,输入/输出 电路可为可承受高电压的输入/输出电路，其包含P沟道金属氧化物半导体 (P-chamel Metal Oxide Semiconductor,以下简称为PMOS )晶体管311、 N沟 道金属氧化物半导体(N-ch謹el Metal Oxide Semiconductor,以下简称为NMOS ) 晶体管313以及NMOS晶体管315。 PMOS晶体管311耦合至电压Vdd。 NMOS 晶体管313的漏极耦合至PMOS晶体管311的漏极，且其栅极耦合至电压Vcc。 NMOS晶体管315的漏极耦合至NMOS晶体管313的源极，且其源极耦合至电 压VGND。如图3所示，阻抗拉升元件310的一端直接连接至PMOS晶体管311 的漏极以及NMOS晶体管313的漏才及，且阻抗拉升元件310的另一端直接连接 至连接垫309。
或者，如图4A所示的输入/输出緩冲器400，其输入/输出电路401可具有 PMOS晶体管411以及NMOS晶体管413。 PMOS晶体管411耦合至电压Vdd。 NMOS晶体管413的漏极耦合至PMOS晶体管411的漏极，且其源极耦合至电 压VGND。在此例中，阻抗拉升元件410a (包括电阻403 407)的一端直接连接 至PMOS晶体管411的漏极以及NMOS晶体管413的漏极，且阻抗拉升元件410a 的另 一端直接连接至连接垫409。
或者，如图4B所示的输入/输出緩沖器400b,其输入/输出电路401也可具 有PMOS晶体管411.以及NMOS晶体管413。 PMOS晶体管411.可耦合至电压 Vdd。在此例中，阻抗拉升元件410b(包括电阻403~407 )的一端直接连接至PMOS 晶体管411的漏极，且阻抗拉升元件410b的另一端直接连接至连接垫409以及 NMOS晶体管413的漏极。
阻抗元件也可以并联方式电性连接，如图4C所示的输入/输出缓冲器400c 中包含于阻抗拉升元件410c中的电阻403 407。也就是说，才艮据前述实施例，
图5显示了根据本发明实施例的输入/输出緩冲器的布局的上视图。如图5 所示，输入/输出緩冲器500包含有源电路(active circuit)区域501(举例来说， 输入/输出电路)，金属区域503、电阻区域505以及硅化物阻隔区507。金属区 域503 、电阻区域505以及;圭化物阻隔区507可对应前述实施例中所述的阻抗拉 升元件图6显示了根据本发明另一实施例的输入/输出緩冲器的布局的上视图。如
图6所示，输入/输出緩冲器600包含有源电路区域601(举例来说，输入/输出电 路)，金属区域603、电阻区域605以及硅化物阻隔区607。金属区域603、电阻 区域605以及石圭化物阻隔区607可对应前述实施例中所述的阻抗:扭升元件。
与图2所示的现有输入/输出緩沖器200相比较，图5和图6中的输入/输出 緩冲器并没有防静电保护电路区，使得总面积可以减少。由于图5和图6的详 细结构已为熟知此项技术者所了解，故在此不再赘述。
图7显示了对应图5的输入/输出缓冲器500的半导体结构的剖面图。需要 注意的是，有源电路区域501的结构为熟知此项技术者所了解，并会随着设计 不同而改变。因此，图7仅显示金属区域503以及电阻区域505的半导体结构。
如图7所示，输入/输出緩冲器700包含衬底(substrate ) 701 ，氧化硅层703、 图案化聚硅层(patterned poly-silicon layer) 705、图案化硅化物层707、介质层 (dielectric layer) 709以及图案化金属层711。有源电路(例如输入/输出电路， 未图示)形成于衬底701上；氧化硅层703(如二氧化硅层)位于衬底701上；图案 化聚硅层705位于氧化硅层703上；图案化硅化物层707位于图案化聚硅层705 上；介质层709位于图案化聚硅层705以及图案化硅化物层707上；且图案化 金属层711位于介质层709上。
图案化硅化物层707暴露了至少一部分图案化聚硅层705。介质层709具有 多个触点(contact)713。图案化金属层711通过触点713接触有源电路以及图案 化硅化物层707。如熟知此项技术者所了解的，图案化聚硅层705以及图案化硅 化物层707形成阻抗元件，如图3和图4A-4C所示的电阻303~307以及403~407。
图案化聚硅层705具有第一部分715以及第二部分717,且图案化金属层 711被分成第一部分719、第二部分721以及第三部分723，第二部分721位于 第一部分719以及第三部分723之间。图案化金属层711的第一部分719接触 位于图案化聚硅层705的第一部分715上的图案化硅化物层707,图案化金属层 711的第三部分723接触位于图案化聚硅层705的第二部分717上的图案化硅化 物层707,且图案化金属层711的第二部分721接触位于图案化聚硅层705的第 一部分715和图案化聚硅层705的第二部分717上的图案化硅化物层707。在此 例中，图案化聚硅层705包含多个凹槽，且图案化硅化物层707被沉积于凹槽 中。
图8显示了对应图6的输入/输出电路600的半导体结构的剖面图。同样的，有源电路601的结构会随着设计的不同而改变，且为熟知此项技术者所了解，
因此图8仅显示了金属区域603以及电阻区域605的半导体结构。
如图8所示，输入/输出缓冲器800包含衬底801，氧化硅层803、图案化聚 硅层805、图案化硅化物层807、介质层809以及图案化金属层811。有源电路(例 如输入/输出电路，未图示)形成于衬底801上；氧化硅层803(举例来说，二氧 化硅层)位于衬底801上；图案化聚珪层805位于氧化硅层803上；图案化硅化 物层807位于图案化聚珪层805上；介质层809位于图案化聚硅层805以及图 案化硅化物层807上；且图案化金属层811位于介质层809上。
图案化硅化物层807暴露至少一部分图案化聚^ 圭层805。介质层809具有分 布其中的多个触点819。图案化金属层811通过触点819^妄触有源电路以及图案 化硅化物层807。如熟知此项技术者所了解的，图案化聚硅层805以及图案化硅 化物层807形成阻抗元件，如图3和图4A-4C所示的电阻303-307以及403~407。
在此例中，图案化硅化物层807一皮分隔成第一部分813、第二部分815以及 第三部分817。图案化金属层811被分成第一部分821以及第二部分823。图案 化金属层811的第一部分821接触图案化硅化物层807的第一部分813，且图案 化金属层811的第二部分823接触图案化硅化物层807的第三部分817。图案化 聚珪层805包含多个凹槽，且图案化硅化物层807被沉积于凹槽中。
根据前述电路以及结构，可增加阻抗拉升元件的耐用度以及使用寿命，也
所属技术领域的技术人员可轻易完成的均等改变或润饰均属于本发明所主 张的范围，本发明的权利范围应以权利要求书所限定的范围为准。
权利要求
1.一种输入/输出缓冲器，包含输入/输出电路，用于输入或输出信号；连接垫；以及阻抗拉升元件，具有多个阻抗元件，电性连接于该输入/输出电路以及该连接垫之间，用于形成电阻值。
2. 如权利要求1所述的输入/输出緩冲器，其特征在于，该多个阻抗元件以 并联或串联的方式电性连接。
3. 如权利要求1所述的输入/输出緩沖器，其特征在于，该多个阻抗元件被 间隔性切断。
4. 如权利要求1所述的输入/输出緩冲器，其特征在于，该输入/输出电路为 可承受高电压的输入/输出电路。
5. 如权利要求1所述的输入/输出緩沖器，其特征在于，该输入/输出电路包 含串联的P沟道金属氧化物半导体晶体管以及N沟道金属氧化物半导体晶体管， 该阻抗拉升元件的一端直接连接至该P沟道金属氧化物半导体晶体管的漏极以 及该N沟道金属氧化物半导体晶体管的漏极，且该阻抗拉升元件的另一端直接 连接至该连接垫。
6. 如权利要求1所述的输入/输出緩冲器，其特征在于，该输入/输出电路包 含P沟道金属氧化物半导体晶体管以及N沟道金属氧化物半导体晶体管，该阻 抗拉升元件的一端直接连接至该P沟道金属氧化物半导体晶体管的漏极，且该 阻抗拉升元件的另一端直接连接至该N沟道金属氧化物半导体的漏极。
7. —种输入/输出緩冲器的半导体结构，包含有源电路，形成于该衬底上； 氧化硅层，位于该衬底上；图案化聚硅层，位于该氧化硅层上，且该图案化聚硅层具有第一部分以及 第二部分；图案化硅化物层，位于该图案化聚硅层上，暴露至少一部分图案化聚硅层； 介质层，位于该图案化聚硅层以及该图案化硅化物层上，且该介质层具有多个触点；以及图案化金属层，位于该介质层上，并通过该多个触点接触该有源电路以及 该图案化硅化物层；其中该图案化金属层被分隔成第一部分、第二部分以及第三部分，且该图 案化金属层的该第二部分位于该图案化金属层的该第一部分以及该图案化金属 层的该第三部分之间，其中该图案化金属层的该第一部分接触位于该图案化聚 硅层的该第一部分上的该图案化硅化物层，该图案化金属层的该第三部分接触 位于该图案化聚硅层的该第二部分上的该图案化硅化物层，且该图案化金属层 的该第二部分接触位于该图案化聚硅层的该第 一部分和该图案化聚硅层的该第 二部分上的该图案化硅化物层。
8. —种输入/输出緩冲器的半导体结构，包含衬底；有源电路，形成于该衬底上； 氧化硅层，位于该衬底上； 图案化聚硅层，位于该氧化硅层上；图案化硅化物层，位于该图案化聚硅层上，暴露至少一部分图案化聚硅层， 且该图案化硅化物层分成至少两部分；介质层，位于该图案化聚硅层以及该图案化硅化物层上，且该介质层具有 多个触点；以及图案化金属层，位于该介质层上，并通过该多个触点接触该有源电路以及 该图案化硅化物层；其中该图案化硅化物层被分隔成第一部分、第二部分以及第三部分，且该 第二部分位于该第一部分以及该第三部分之间，该图案化金属层被分成第一部 分以及第二部分，其中该图案化金属层的该第一部分接触该图案化硅化物层的 该第一部分，且该图案化金属层的该第二部分接触该图案化硅化物层的该第三 部分。
全文摘要
一种输入/输出缓冲器，包含输入/输出电路、连接垫以及阻抗拉升元件。输入/输出电路用于输入或输出信号。阻抗拉升元件具有多个阻抗元件，电性连接于输入/输出电路以及连接垫之间，用于形成电阻值。本发明所提供的电路以及结构，可增加阻抗拉升元件的耐用度，也可减少输入/输出电路的面积。
文档编号H03K19/0175GK101494452SQ20081013262
公开日2009年7月29日 申请日期2008年7月8日 优先权日2008年1月23日
发明者饶哲源 申请人:联发科技股份有限公司