专利名称：延迟锁定回路以及时钟信号锁定方法
技术领域：
本发明涉及一种延迟锁定回路，特别是涉及一种包含数字电路的延迟 锁定回路。
背景技术：
随着半导体工艺的进步，VLSI电路的操作频率已大幅增加。因此，电 子设备需要升级其操作频率，以跟上不断进步的半导体工艺。举例来说， 超高速系统电路，如无线手机、光纤链接、微处理器以及系统级芯片(SoC) 等，均已达到GHz的水平。
由于需要将众多的电路整合在 一个芯片内，故时钟信号需要广泛地分 布于整个芯片中，如此一来将会产生时钟偏移的现象。例如，当一输入时 钟信号驱动芯片，由于芯片内部时钟信号所经过的路径长短不一，因此输 入时钟信号与芯片内部时钟信号之间，以及芯片内部数个时钟信号之间会 存在一个不确定的延迟时间，称为时钟偏移(clock skew)，此一时钟偏移现 象会导致芯片的工作不正确。
为了使系统芯片上的所有时钟同步化以解决此 一 时钟偏移问题，锁相 回路(PLL)与延时锁定回路(DLL)中已应用在许多超高速电路与系统。
图1示出了一传统延迟锁定回路方块图。延迟锁定回路包括电压控制 延迟线107、相位检测器101、回路滤波器105,以及电荷泵浦(Charge pump)103。相位检测器101检测输入时钟信号与内部时钟信号之间的相位 差。回路滤波器105通常包括一电容，此一电容系由电荷泵浦103来控制 充放电。回路滤波器105用来减少高频噪音并提供一个直流信号给电压控 制延迟线107 。相位检测器101输出的迟滞信号UP和领先信号DN输入 至电荷泵浦103，提供电荷泵浦103依据来产生控制电压VCTL，此控制电 压VCTL用来控制延迟线107。
当输出时钟信号被锁定，控制电压VCTL会是常数且电压控制延迟线 107具有最佳延迟时间以及最佳延迟路径，使芯片上的所有时钟信号同步。
4然而在这传统的延时锁定回路当中，控制电压VCTL跟不上相位检测 器所输出变化迅速的迟滞信号UP以及领先信号DN,使得电压控制延迟线 107无法产生正确的延迟时间，因此无法正确锁定时钟信号，导致芯片上的 电路不稳定。
因此，需要一个新的延迟锁定回路和一稳定方法，能在高速电路中锁 定时钟信号，以使芯片上的电路正确稳定地工作。
发明内容
因此本发明的一方面提供一种延迟锁定回路，能在高速电路中正确地 锁定时钟信号，使芯片上的电路能够正确、稳定地工作。
根据本发明的一实施例，延迟锁定回路包括一相位检测器、 一移位寄 存器、 一数字滤波器、 一数字模拟转换器、 一偏压电路以及一延迟电路。 相位检测器依据一输入时钟信号与一回授时钟信号的相位差，产生一迟滞 信号以及一领先信号。移位寄存器依据此迟滞信号以及领先信号产生一数 字数据，此数字数据的一位为逻辑一。
数字滤波器依据数字数据产生一选择信号，其中数字数据的位数为选 择信号的整数倍。数字模拟转换器将选择信号转换为一偏压电压，并由偏 压电路依据偏压电压产生一第一控制电压以及一第二控制电压，接着由延 迟电路依据第一控制电压以及第二控制电压产生回授时钟信号。
本发明的另一方面提供一种时钟信号锁定方法，能在高速电路中正确 地锁定时钟信号，使芯片上的电路能够正确、稳定地工作。
根据本发明的另 一实施例，时钟信号锁定方法的步骤包括检测一输入
时钟信号与 一 回授时钟信号的 一相位差；依据此相位差产生 一相位指标信 号，并将相位指标信号转换为一数字数据，其中此数字数据的一位为逻辑1。 接着将数字数据分为多个数据组，其中各个数据组输出选择信号的一位，
此选择信号的总位数小于数字数据的总位数；然后依据此选择信号产生一 偏压电压，以调整一延迟时间。
根据上述实施例，延迟锁定回路的数字滤波器降低了相位检测器所输 出的相位指标信号的频率，使数字模拟转换器所输出的电压控制信号能够 跟上相位指标信号的频率，如此一来，便能够即时地调整延迟时间，因而 能在高速电路中正确地锁定时钟信号，以使芯片上的电路稳定正确地工作。
为使本发明的上述和其他目的、特征、优点与实施例能更明显易懂, 附图的详细说明如下
图1示出了一传统延迟锁定回路方块图。
图2示出了本发明 一 实施例的延迟锁定回路方块图。
图3示出了本发明 一 实施例的数字滤波器示意图。
图4示出了本发明一实施例的数字模拟转换器示意图。
图5示出了本发明一实施例的延迟电路示意图。
图6示出了本发明 一 实施例的时钟信号锁定方法流程图。
附图符号说明
101相位检测器103电荷泵浦
105回路滤波器107电压控制延迟线
201相位检测器203移位寄存器
205数字滤波器207数字模拟转换器
209偏压电路211延迟电路
213数字数据215.选择信号
301或门501:緩冲器
601'、607:步骤Rl Rn:电阻
Sl~Sn:开关
具体实施例方式
请参照图2，其示出了本发明一实施例的延迟锁定回路方块图。延迟锁 定回路包括相位检测器201、移位寄存器203、数字滤波器205、数字模拟 转换器207、偏压电路209以及延迟电路211 。
相位检测器201依据输入时钟信号CKIN与回授时钟信号CKO的相位 差来产生迟滞信号UP以及领先信号DN。移位寄存器203依据迟滞信号UP 以及领先信号DN产生数字数据213,其中数字数据213的数字元中仅一位 为逻辑l(logic 1)。数字滤波器205依据M位的数字数据213产生一N位的 选择信号215,其中数字数据213的位数M为选择信号215位数N的整数倍。
数字模拟转换器207将选择信号215转换为偏压电压VCTL,偏压电 路209则依据偏压电压VCTL产生第一控制电压VBP以及第二控制电压 VBN。延迟电路211依据第一控制电压VBP以及第二控制电压VBN产生 回授时钟信号CKO。
请参照图3，其示出了本发明一实施例的数字滤波器示意图。数字滤波 器205包括数个或门(ORgate)301，各个或门301接收数字数据213的至少 两位，并输出选4奪信号的一位。在此图3的数字滤波器205中，数字数据 213的总位数是选择信号215总位数的四倍。
举例来说，若移位寄存器203包括256个触发器(flip-flop)并输出256 位的数字数据，则数字滤波器205需要输出64位的选择信号215，因此数 字滤波器205会需要64个或门301，各个或门301接收数字数据213的4 个位，并输出选择信号215的1个位。
当或门301的输入端有一为逻辑1时，或门301会输出逻辑1，只有当 或门301的所有输入端均为逻辑O时，或门301才会输出逻辑0。由于所有 (64个)或门301所接收的数字数据213仅有一位为逻辑1,因此只有接收到 此逻辑1位的或门301才会输出逻辑1，直至此逻辑1移位至下一或门301 为止，才改为输出逻辑0。换言之，只有当逻辑1的位移位四次之后，选择 信号215(即所有或门301的输出)才会改变。因此，选择信号215的改变频 率会降低为数字数据213的四分之一。
由于选择信号215的改变频率降低，依据选择信号215而产生的偏压
电压VCTL以及随之改变的控制信号VBP、 VBN就有足够的时间来改变它
们的状态，因此能够正确地产生输出时钟信号CKO,延迟锁定回路能够正
常稳定地工作，并正确地锁定时钟信号。
请参照图4，其示出了本发明一实施例的数字模拟转换器示意图。数字 模拟转换器207包括电性串接的电阻R1、 R2、 R3... Rn。选择信号215所 控制的开关S1、 S2…Sn用来选择电阻Rl、 R2、 R3…Rn，以分压供应电压 V朋来产生偏压电压VCTL。例如，如果只有开关Sl导通，那么偏压电压
请参照图5，其示出了本发明一实施例的延迟电路示意图。延迟电路 211包括数个电性串接的緩冲器501，每一緩冲器501输出回授时钟信号 CKO的一位，各个位的回授信号之间存在相位差，第n个回授时钟信号CKO[n]与第1个回授时钟信号CKO[l]之间存在最大相位差。各个緩冲器 501的延迟时间受控于第一控制电压VBP以及第二控制电压VBN。
由于第一控制电压VBP以及第二控制电压VBN是由偏压电路209依 据偏压电压VCTL来产生，因此緩冲器501的延迟时间也会跟着偏压电压 VCTL改变。举例来说，如果回授时钟信号CKO[l]落后输入时钟信号CKIN, 则迟滞信号UP以及领先信号DN会分别为逻辑1与逻辑0。如此一来，偏 压电压VCTL以及第一控制电压VBP会上升，第二控制电压VBN以及緩 冲器501的延迟时间则会下降，使得回授时钟信号CKO[l]能够跟上输入时 钟信号CKIN。
另一方面，若回授时钟信号CKO[l]领先输入时钟信号CKIN,则迟滞 信号UP以及领先信号DN会分别为逻辑O与逻辑1。如此一来，偏压电压 VCTL以及第一控制电压VBP会下降，第二控制电压VBN以及緩冲器501 的延迟时间则会上升，使得回授时钟信号CKO[l]能够减緩至与输入时钟信 号CKIN同步。
请参照图6，其示出了本发明一实施例的时钟信号锁定方法流程图。此 方法首先检测输入时钟信号和回授时钟信号之间的相位差来产生领先/迟滞 信号(步骤601),然后将领先/迟滞信号转变成数字数据，此只数字数据有 1位为逻辑1 (步骤603 )。在步骤603中，采用移位寄存器来转换领先/迟 滞信号。移位寄存器包括数个触发器(flip-flop),如256个触发器，这些触 发器由领先/迟滞信号控制何者应该输出逻辑1。
当数字数据已产生，时钟信号锁定方法会继续将数字数据分为多个数 据群组(步骤605 ),其中各数据群组输出选择信号的1位，使得选择信号 的位数小于数字数据的位数。在此步骤605当中，可采用或门(OR-gate)来 进行分组，其中各个或门301接收数字数据的至少其中两位，并输出选择 信号的一位。借着或门来进行分组，可以使得选择信号的变化频率小于数 字数据的变化频率。
接着，时钟信号锁定方法会依据选择信号来产生偏压电压并调整緩冲 器的延迟时间(步骤607)。緩沖器接收输入时钟信号并产生回授时钟信号。 举例来说，当回授时钟信号落后输入时钟信号，緩冲器的延迟时间会下降， 当回授时钟信号领先输入时钟信号，緩冲器的延迟时间则会增加。
根据上述实施例，藉由将与时钟信号相位差大小相关的数字数据分组，可使调整緩冲器延迟时间的偏压电压/控制电压有足够的时间改变状态来回 应时钟信号之间的相位差，因此能使延迟锁定回路保持稳定，并正确地锁 定时钟信号。
虽然本发明已以 一较佳实施例揭示如上，然其并非用以限定本发明， 本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动 与润饰，因此本发明的保护范围以本发明的权利要求为准。
9
权利要求
1.一种延迟锁定回路，包含一相位检测器，依据一输入时钟信号与一回授时钟信号的相位差产生一迟滞信号以及一领先信号；一移位寄存器，依据该迟滞信号以及该领先信号产生一数字数据，其中该数字数据的一位为逻辑1；一数字滤波器，依据该数字数据产生一选择信号，其中该数字数据位数为该选择信号位数的整数倍；一数字模拟转换器，将该选择信号转换为一偏压电压；一偏压电路，依据该偏压电压产生一第一控制电压以及一第二控制电压；以及一延迟电路，依据该第一控制电压以及该第二控制电压产生该回授时钟信号。
2. 如权利要求1所述的延迟锁定回路，其中该数字滤波器包含多个或 门，各个或门接收该数字数据的至少两位，并输出该选择信号的一位。
3. 如权利要求1所述的延迟锁定回路，其中该数字数据位数为该选择 信号位数的四倍。
4. 如权利要求1所述的延迟锁定回路，其中该移位寄存器包含256个 触发器，以输出256位的该数字数据。
5. 如权利要求4所述的延迟锁定回路，其中该数字滤波器包含64个或 门，以输出64位的该选#^言号。
6. 如权利要求1所述的延迟锁定回路，其中该数字模拟转换器包含多 个电性串接的电阻，该些电阻系由该选择信号选择以分压一供应电压，藉 以产生该偏压电压。
7. 如权利要求1所述的延迟锁定回路，其中该延迟电路包含多个电性 串接的緩冲器，各个緩冲器输出该回授时钟信号的 一位。
8. 如权利要求7所述的延迟锁定回路，其中该第一控制电压以及该第 二控制电压控制各个緩沖器的延迟时间。
9. 如权利要求8所述的延迟锁定回路，其中第一控制电压以及该第二 控制电压于该回授时钟信号落后该输入时钟信号时，缩短各个緩沖器的延迟时间。
10. 如权利要求8所述的延迟锁定回路，其中第一控制电压以及该第二 控制电压于该回授时钟信号领先该输入时钟信号时，延长各个缓沖器的延 迟时间。
11. 一种时钟信号锁定方法，包含检测 一输入时钟信号与 一 回授时钟信号的 一相位差； 依据该相位差产生一相位指标信号；将该相位指标信号转换为一数字数据，其中该数字数据的一位为逻辑1;将该数字数据分为多个数据组，其中各个数据组输出 一选择信号的一 位，且该选择信号位数小于该数字数据位数；以及依据该选择信号产生一偏压电压，以调整一延迟时间。
12. 如权利要求11所述的时钟信号锁定方法，其中是由多个或门接收 该数字数据并输出该选择信号，各个或门接收该数字数据的至少两位并输 出该选择信号的一位。
13. 如权利要求11所述的时钟信号锁定方法，其中由一移位寄存器接 收该相位指标信号以产生该数字数据。
14. 如权利要求11所述的时钟信号锁定方法，其中该选择信号用以控 制多个开关以连接多个电阻端点的其中之一，藉以分压一供应电压以产生 该1"扁压电压。
15. 如权利要求11所述的时钟信号锁定方法，其中由具有该延迟时间 的一緩冲器接收该输入时钟信号并产生该回授时钟信号。
16. 如权利要求15所述的时钟信号锁定方法，其中当该回授时钟信号 落后该输入时钟信号时，缩短该緩冲器的延迟时间，当该回授时钟信号领 先该输入时钟信号时，延长该緩冲器的延迟时间。
全文摘要
一种延迟锁定回路及时钟信号锁定方法，其中延迟锁定回路包括相位检测器、移位寄存器、数字滤波器、数字模拟转换器、偏压电路以及延迟电路。相位检测器产生一迟滞信号以及一领先信号，移位寄存器依据迟滞信号以及领先信号产生数字数据。数字滤波器依据数字数据产生选择信号，并由数字模拟转换器将选择信号转换为偏压电压。偏压电路依据偏压电压产生第一控制电压以及第二控制电压，并由延迟电路依据第一控制电压以及第二控制电压产生回授时钟信号。
文档编号H03L7/06GK101494456SQ20081013371
公开日2009年7月29日 申请日期2008年7月25日 优先权日2008年1月25日
发明者黄志豪 申请人:奇景光电股份有限公司