用于微处理器的锁相回路的动态频率定标的方法及设备的制作方法

文档序号:7515285
专利名称:用于微处理器的锁相回路的动态频率定标的方法及设备的制作方法
技术领域
本发明大体来说涉及用于对微处理器进行时钟计时的锁相回路领域,且明确地 说,涉及用于微处理器的锁相回路的动态频率定标的方法及设备。
背景技术
微处理器可在各种各样的应用中执行计算任务。几乎始终期望改进的处理器性 能,以允许通过软件改变而实现更快的操作及/或增加的功能性。在许多嵌入式应用(例 如便携式电子装置)中,节约功率也是处理器设计及实施方案中的重要目标。
许多现代处理器采用动态电压及频率定标技术,所述技术包含依据处理需求改变 处理器的操作频率及电压电平以节省能量消耗。当处理器一直以较慢时钟计时频率运 行时,可利用较低的操作电压来为电路充电,从而导致较低的功率利用。
一种用于改变频率的常规技术包含可编程锁相回路(PLL),所述回路从操作中止 时以一个频率运行,在PLL中止时经重新编程以便以不同频率操作,且以新的所需频 率重新启动。此方法可在不同操作频率之间引起大电流波动,此导致对利用更为强健 的电源的需要。所述方法还可导致在操作的重新编程及重新启动阶段期间由PLL输出 驱动的处理器停止操作达多个循环。
PLL含有频率可为电压控制或电流控制的振荡器。振荡器经设计以在所设计的操 作频率范围内操作。举例来说, 一个振荡器可经设计以在400Mhz与800Mhz之间操 作,而另一振荡器可经设计以在800 Mhz与1200 Mhz之间操作。如果欲设计在400 Mhz 与1200 Mhz之间的范围中操作的振荡器,则存在性能折衷。振荡器的操作范围宽度 与其负抖动特性成正比。因此,对于特定振荡器,其操作范围越大,其对应抖动特性 即越强。因此,需要在宽广的频率范围内产生具有低抖动特性的变化的时钟频率。

发明内容
在一个方面中,揭示一种采用多个振荡器复合体的锁相回路。所述锁相回路包含 时钟输出及可操作以产生输出信号的多个振荡器复合体。所述锁相回路进一步包含经 配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出的 控制逻辑。
在另一方面中,锁相回路包含用于接收参考信号的输入、时钟输出以及用于将信 号在相位上与参考信号锁定在一起的反馈路径。所述锁相回路进一步包含可操作以产
5生输出信号且单独地耦合到所述反馈路径及所述时钟输出的多个振荡器复合体。所述 锁相回路还包含经配置以将所述多个振荡器复合体中的第一者的输出信号选择性地耦 合到所述时钟输出的控制逻辑。
在另一方面中,揭示一种改变锁相回路的输出的频率的方法。在此方法中,输入 所述锁相回路的输出信号应以其操作的所需频率。从所述锁相回路的反馈路径去耦振 荡器复合体。调节对所述经去耦振荡器复合体的控制以产生信号作为所述锁相回路的 输出。.将所述振荡器复合体耦合到所述反馈路径以在所述信号具有处于所述所需频率 的范围内的频率时以将所述信号在相位上与参考信号锁定在一起。在此方法中,将第 一振荡器复合体耦合到所述锁相回路的输出。然后,从所述锁相回路的反馈路径去耦 所述第一振荡器复合体。输入所述锁相回路的输出信号应以其操作的所需频率。将第 二振荡器复合体通电。以数字方式控制所述第二振荡器复合体以产生处于含有所述所 需频率的频率范围中的信号。从所述锁相回路的所述输出去耦所述第一振荡器复合体。
将所述第二振荡器复合体耦合到所述锁相回路的所述输出。
应理解,依据以下详细说明,所属领域的技术人员将易于明了其它实施例,其中 各种实施例均以图解说明的方式加以显示及描述。应认识到,本发明可为其它及不同 的实施例,且可在各种其它方面修改本发明的数个细节,此均不背离本发明的教示。 因此,应将图式及详细说明视为具有说明性质而非限制性。


图l是处理器的功能框图。
图2是图1中所图解说明的锁相回路的第一实施例。 图3是图2中所图解说明的振荡器复合体的替代实施例。 图4是图1的锁相回路的实例性输出信号随时间的曲线图。 图5是图1中所图解说明的锁相回路的第二实施例,其将两个振荡器选择性地耦 合到反馈及输出路径。
图6是图解说明锁相回路的简单转换操作的实例性输出信号的曲线图。
图7是图解说明锁相回路的跳跃操作的实例性输出信号的曲线图。
图8是图1中所图解说明的锁相回路的第三实施例。
图9是图解说明锁相回路的锁定转换操作的实例性输出信号的曲线图。
图10是图解说明锁相回路的复杂转换操作的实例性输出信号的曲线图。
图11是图解说明用于改变锁相回路的输出的频率的简单转换方法的流程图。
图12是图解说明用于改变锁相回路的输出的频率的跳跃方法的流程图。
图13是图解说明用于改变锁相回路的输出的频率的锁定转换方法的流程图。
图14是图解说明改变锁相回路的输出的频率的复杂转换方法的流程图。
具体实施例方式
图1描绘其中可采用不同实施例的实例性处理器100的功能框图。处理器100可 用于有线装置(例如基站、个人计算机(PC)及类似装置)及无线装置(例如移动电话、
膝上型计算机、个人数字助理、袖珍型计算机及类似装置)中。处理器100包含锁
相回路(PLL)140、处理器逻辑130、调制解调器120、存储器110及输入/输出(I/0)电 路150。调制解调器120接收经调制的信号并将其转变为基带信号。存储器110存储 用于处理器逻辑130的数据及指令。处理器逻辑130执行存储于存储器110中的指令 并将数据及控制信息发送到I/0电路150。 1/O电路150包含与显示器、音频装置及类 似装置介接的电路。处理器逻辑130经由总线系统160与调制解调器120、存储器110 及I/O电路150通信。
PLL 140接收参考时钟信号145。参考时钟信号145可由处理器100外部的振荡 晶体提供。PLL 140产生频率为所述参考信号的倍数的时钟信号148以触发同步装置, 例如处理器逻辑130、调制解调器120、存储器110、 I/O电路150及总线系统160。 PLL 140是可编程的且可依据处理需求或影响处理器100的环境因素自动地改变时钟 信号148的频率。将结合对图2-10的论述进一步描述PLL 140。
所属领域的技术人员应认识到,可对处理器100做出众多变化。举例来说,可能 存在用以单独地控制所述处理器中包含总线系统160在内的各种元件的一个以上锁相 回路。另外,可从特定实施例中省略处理器100中所描绘的一个或一个以上功能块。 可驻留在处理器100的组件内的其它功能块与所述揭示内容无密切联系且为清晰起见 而将其省略。举例来说,处理器逻辑130可包含多级管线、翻译后备缓冲器、数据高 速缓冲存储器及类似装置。
图2是图1中所图解说明的锁相回路的第一实施例。PLL 200包含相位检测器/ 比较器210、电荷泵215、低通滤波器220、除法器230、控制逻辑260、振荡器复合 体240A-240B及无干扰多路复用器250。振荡器复合体240A-240B包含振荡器 248A-240B,且将所述振荡器的输出频率大致调节为在选定的频率范围内。为简明起 见,本文仅详细地描述振荡器复合体240A,但振荡器复合体240B可适当地类似且采 用类似组件,只是振荡器复合体240A包含电流控制振荡器248A,其经标定以在低端 频率范围中操作;而振荡器复合体240B包含电流控制振荡器248B,其经标定以在高 端频率范围中操作。
另外,振荡器复合体240A包含五位寄存器242A、电流控制源244A、加法器246A 及可控开关247A。在替代实施例中,依据特定应用及整体设计约束,可用电压控制源 及电压控制振荡器替换电流控制源244A及电流控制振荡器248a。以数字方式控制振 荡器复合体240A,其中电流控制源244A响应于五位寄存器242A的值而产生偏压电 流245A。以编程方式设定五位寄存器242A且其值可基于处理器负载、环境条件或两 者而改变。五位寄存器242A的特定值对应于PLL 200的时钟输出操作期望处于的特定频率范围。电流控制振荡器248A经设计以在约400与800 MHz之间的低端范围中 振荡。举例来说,假定五位寄存器242A的三十二个不同值及振荡器248A的400 MHz 的操作频率,则五位寄存器242A的每一特定值均对应于约12.5 MHz的输出范围宽度。 应注意,五位寄存器242A的大小、且因此输出范围宽度可依据设计约束而变化。当 可控开关247A接地,且(举例来说)五位寄存器242A的值为二时,电流控制振荡器 248A的振荡器输出249A将设定为某一处于425 MHz与437.5 MHz之间的相对恒定的 值。振荡器输出249A耦合到无干扰多路复用器250,所述多路复用器对振荡器复合体 240A及240B的输出进行多工。
类似地,对于含有经设计以在较高频率范围中振荡的振荡器248B的振荡器复合 体240B,当可控开关247B接地,且(举例来说)五位寄存器242B的值为二时,电 流控制振荡器248B的振荡器输出249B将在825 MHz与837.5 MHz之间波动。
为了稳定并锁定所述时钟输出,所述时钟输出通过由除法器230、相位检测器/ 比较器210、电荷泵215及低通滤波器220界定的共享反馈路径来馈送。除法器230 是可编程的且将多路复用器250输出除以对应于振荡器复合体240A或240B除以参考 信号203的量以产生反馈信号207。
相位检测器/比较器210接收例如外部信号145及反馈信号207的参考信号203 作为输入。相位检测器/比较器210比较外部信号203与反馈信号207之间的相位以产 生差分信号。电荷泵215接收所述差分信号并产生控制电流。低通滤波器220接收所 述控制电流并使高于截止频率的频率衰减,以使来自电荷泵215的陡峭控制输入平滑 以产生经衰减的控制电流225。
当振荡器复合体240A通过可编程开关247A耦合到低通滤波器220时,经衰减 的控制电流225与偏压电流245A正或负地相加。总计电流驱动电流控制振荡器248A 以将振荡器信号249A与参考信号203锁定在一起。应注意,开关247A及247B以相 互排斥方式连接到低通滤波器220。在此实施例中,当既将振荡器复合体的对应开关 连接到低通滤波器220又通过无干扰多路复用器250选择同一振荡器复合体的输出时, 产生锁定输出。
无干扰多路复用器250的输出在发送到同步装置之前被引导通过任选除以二电路 270。任选除以二电路270阻止暴露到同步装置,所述同步装置可不经设计以处置高速 瞬态频率且将结合图6来加以描述。
控制逻辑260耦合到开关247A-247B及无干扰多路复用器250。为避免多个振荡 器驱动锁相回路的输出,将所述振荡器复合体的输出之间的切换操作延迟三个或三个 以上振荡器时钟循环。为此目的,控制逻辑260可包含有限状态机以确保当通过多路 复用器250切换振荡器复合体240A-240B的输出时不产生短脉冲或短循环。
控制逻辑260独立地控制开关247A-247B。明确地说,控制逻辑260确定是将开 关247A-247B接地还是连接到所述共享反馈路径。控制逻辑260还在结合图6描述的 时钟陡变的简单转换方法期间控制除以二电路270。控制逻辑260可任选地控制寄存器242A及242B的内容以实现下文所描述的各种时钟斜升方法。控制逻辑260接收指 示所述锁相回路应以其操作的所需频率的信息作为输入。此输入信息可基于处理器负 载、环境条件或两者。控制逻辑260还可在己实现目标频率时报告回给装置。
图3是图2中所图解说明的部署于锁相回路电路中的振荡器复合体300的替代实 施例。振荡器复合体240A可连接到参考电压Vref310,即控制回路在锁定时所期望的 标称电压。在校准PLL初始化时的寄存器值期间,振荡器248A可耦合到Vref310。在 校准期间,设定参考电压V^ 310且粗调电流在其范围内步进。量测寄存器的每一设 定的所得ICO的频率。在PLL的稳态操作期间,如果期望新的频率,则选择可借助对 应V^输入连同适合的除法器设定一起产生最接近所述所需频率的频率的寄存器值。
图4是图1的锁相回路的实例性时钟输出信号的频率随时间的曲线图400。应注 意,图4中所描绘的连续波形是未选择任选除以二电路270的情况。在此实例中,参 考410处的输出时钟信号以600 MHz操作且期望改变为以1.2 GHz操作。在参考410 处,输出时钟信号由振荡器复合体240A驱动。另外,振荡器复合体240A连接到低通 滤波器220。在参考415处,寄存器242A递增(且为除法器230规定对应除法器量) 以增加振荡器248A的对应偏压电流,从而引起所述输出时钟信号的频率增加。在时 间420期间,振荡器248A处于与外部参考信号203锁定在一起的过程中。此以锁定 输出操作、增大偏压电流且通过振荡器复合体240A重新锁定的循环重复出现直到参 考425。在参考425处,期望增加超过振荡器248A的额定值的时钟输出频率。在425 处,控制逻辑260通过设定寄存器242B来设定偏压、设定除法器量、通过将开关247A 切换到接地来选择振荡器复合体240B以驱动时钟输出、将开关247B切换到反馈路径, 且选择振荡器输出249B以驱动时钟输出。通过使寄存器242B在三个以上循环内递增, 振荡器复合体240B步进到高达1.2 GHz。
在参考430处,在一实施例中,未利用任选除以二电路270。在此实施例中,输 出时钟信号280将追踪振荡器输出249B (如图4中的实线所图解说明)。此实施例在 由输出时钟信号280驱动的同步电路经设计以处置在高频率下的过冲时具有特定应 用。
在另一实施例中,在参考430处,控制逻辑260递增寄存器242B以达到其目标 操作频率。同样在参考430处,控制逻辑260启动除以二电路270以将所述输出时钟 频率减半(如虚线422所示)。在参考435处,振荡器输出249B变为与参考信号203 锁定在一起。在参考427处,控制逻辑260去启动除以二电路270以允许时钟输出上 升到锁定的输出目标频率。
应注意,虽然图1中显示除以二电路270,但可采用其它除法器,包含小数数除 法器或降减小输出时钟信号频率的任何其它除法器电路。降低时钟输出频率以允许振 荡器锁定到目标频率上保护可不经设计以处置在如此高操作频率下的频率过冲的同步 电路。即使同步电路经设计以处置目标频率的过冲,此设计也通常需要增加所述同步 电路的操作电压来进行此操作。如上文所描述降低时钟输出频率消除对利用增加的操
9作电压来操作同步电路的需要。
图5是图1中所图解说明的锁相回路的第二实施例,其将两个振荡器选择性地独 立地耦合到反馈及输出路径。图5含有除除以二电路270之外的图1中所描述的全部 元件。另外,锁相回路500包含无干扰多路复用器530,其实现振荡器在由除法器230、 相位检测器210、低通滤波器220及振荡器复合体240A和240B中的一者的输出界定 的反馈路径之间的独立耦合。举例来说,控制逻辑560可经配置以通过控制无干扰多 路复用器250来选择将连接到时钟输出540的振荡器复合体240A的输出,同时通过 控制无干扰多路复用器530及开关247B来选择将连接到所述反馈路径的振荡器复合 体240B的输出。当时钟输出在由所述振荡器复合体驱动之间改变时,锁相回路500 消除过冲。此外,此实施例允许时钟输出以如结合图6所描述以解锁状态运行。
图6是实施输出时钟变化的简单转换方法以达到目标频率615的实例性输出时钟 信号的曲线图600。曲线图600绘制振荡器复合体240B及输出时钟信号540在频域中 的振荡器输出。在曲线图600中,输出时钟信号540由振荡器复合体240B驱动。在 参考601处,振荡器复合体240B输出驱动输出时钟信号540以便以800 MHz操作。 在参考605处,通过将247A切换到接地并选择振荡器复合体240A连接到反馈路径, 所述简单转换技术开始。因此,振荡器复合体240B且因此输出时钟信号540的频率 降低并以略低的频率以解锁状态运行。术语"解锁"是指由未耦合到PLL的反馈路径 的振荡器驱动PLL的时钟输出。所属领域的技术人员应了解,术语"解锁"还可包含 从锁相回路的反馈路径去耦PLL的一个信号。应注意,针对规定偏压的解锁时钟输出 通常以低于针对同一规定偏压的锁定输出的频率来操作。
所述降低仍处于由于因振荡器复合体240B而产生的寄存器242B的值界定的范围 内。在参考610处,由控制逻辑560递增寄存器242B,从而致使振荡器输出249B及 输出时钟信号540两者均增加以在下一操作频率范围中操作。在其它实施例中,操作 频率范围的增大可包含跳过下一操作频率范围。寄存器242B持续递增以实现约5 MHz/)asec的输出频率。由于所述锁相回路在解锁的同时操作,因此每一增量处的操作 频率略低于以锁定状态操作时的频率。此外,当振荡器复合体240B在不耦合到反馈 路径的情况下驱动输出时,在振荡器复合体240B的斜升期间除法器量无关紧要。
应进一步注意,图4及图6中所图解说明的每一时钟输出电平或步长之间的增加 的大小是出于说明目的而选择,且可不直接映射到由五位寄存器值界定的频率宽度范 围。此外,振荡器的频率特性并非如图4及图6中所示的线性。所述振荡器频率曲线 通常为弓形,但如所图解说明为单调性。
图7是图解说明为达到1 GHz的目标频率的时钟变化的跳跃方法的实例性输出信 号的曲线图700。图7中所图解说明的时钟输出可由锁相回路500适当地产生。曲线 图700图解说明操作时钟输出从600 MHz到1 GHz的跳跃。曲线图700绘制振荡器复 合体240A的输出频率735及振荡器复合体240A的输出频率730。实线指示锁相回路 500的输出时钟频率540。虚线指示相应振荡器复合体未选作锁相回路600的输出。在时间705处,振荡器复合体240A锁定于600 MHz且经选择以驱动时钟输出。 此外,振荡器复合体240B以低于1 GHz以解锁状态操作,并未被选择。如果振荡器 复合体240B还未通电,则可将对应寄存器修改为可致使振荡器复合体240B以低于1 GHz操作的值。在时间710处,将所述反馈回路与振荡器复合体240A断开,解锁其 操作,且致使时钟输出从600MHz降低。此外,将反馈回路连接到振荡器复合体240B 且规定除法器230的除法器量,从而提高振荡器复合体240B的输出。在时间周期715 期间,振荡器复合体240B处于与参考信号203锁定在一起的过程中。同时,振荡器 复合体240A的输出保持经选择以便以低于600 MHz驱动时钟输出。在时间725处, 在已锁定振荡器复合体240B之后,控制逻辑560通过切换多路复用器250来选择振 荡器复合体240B以驱动时钟输出,从而致使时钟输出从低于600匿z增加到1 GHz 而时钟输出信号不经历过冲。在振荡器复合体240B驱动时钟输出的同时可将振荡器 复合体240A断电,直到将由振荡器复合体240A提供下一目标频率。
应注意,锁相回路500可产生如下时钟输出其在其中由一个振荡器复合体驱动 一个时钟输出频率且由另一振荡器复合体驱动另一输出时钟频率的任何两个输出时钟 频率组合之间沿任一方向跳跃。
图8是图1中所图解说明的锁相回路的第三实施例。锁相回路800包含图2中所 描述的类似反馈元件。锁相回路800还包含振荡器复合体840A-840D、控制逻辑860、 及无干扰多路复用器855及865。振荡器复合体840A及840B (合称低端振荡器复合 体)经标定以使信号以400 MHz与800 MHz之间的频率振荡。振荡器复合体840C及 840D (合称为高端振荡器复合体)经标定以使信号以800 MHz与1200 MHz之间的频 率振荡。所述振荡器复合体中的每一者均耦合到多路复用器855及865。控制逻辑860 经配置以将所述振荡器复合体中的任一者连接到锁相回路800的时钟输出。另外,控 制逻辑860经配置以将所述振荡器复合体中的任一者单独地连接到锁相回路800的反 馈路径。控制逻辑860可将同一振荡器复合体连接到所述时钟输出及反馈路径两者, 或者可将一个振荡器复合体连接到所述反馈路径而将另一振荡器复合体连接到所述时 钟输出。
控制逻辑860可通过改变驱动反馈路径的振荡器及驱动PLL输出的振荡器而产生 各种时钟转换方法。图9是图解说明由锁相回路800产生的锁定转换方法的实例性输 出信号的曲线图。控制逻辑860控制相同范围(即,低端振荡器复合体)的振荡器复 合体的连接及断开序列以使输出时钟频率步进增加。借此,通过在振荡器复合体之间 进行切换来产生时钟输出卯5。
在阅读图9中,实线指示锁相回路800的输出时钟卯5。虚线指示相应振荡器复 合体未选作锁相回路800的输出。
在时间910之前,振荡器复合体840A被锁定且经选择以驱动时钟输出905。在 时间910处,将振荡器复合体840B内的振荡器(即另一低端偏压电路)通电并加以 解锁。振荡器复合体840B由其寄存器初始化以在约700 MHz的频率范围内操作。在时间920处,控制逻辑860将振荡器复合体840A与反馈路径断开,从而导致时钟输 出905降低。此外,在时间920处,控制逻辑860将振荡器复合体840B连接到反馈 路径且对除法器230进行编程,从而导致振荡器复合体840B的输出增加到约700 MHzo
在时间930处,振荡器复合体840B变为锁定。控制逻辑860将振荡器复合体840A 与时钟输出断开且将振荡器复合体840B连接到时钟输出,从而引起步进高达700 MHz 的频率而时钟输出不经历频率过冲。在此实例性输出信号905中,此在振荡器复合体 之间跳跃的循环重复五次以上直到时钟输出卯5以1.2 GHz操作为止。图9还图解说 明低端振荡器复合体(如区域940所图解说明)、高端振荡器复合体(如区域960所 图解说明)之间及低端低端振荡器复合体及高端低端振荡器复合体(如区域950所图 解说明)之间的跳跃。
图IO是图解说明改变锁相回路输出的复杂转换方法的实例性输出信号1005的曲 线图。所述复杂转换方法类似于图6中所描述的简单转换方法,只是锁相回路800通 过切换到另一振荡器复合体而从时钟输出信号中消除过冲。虽然将以上实例性时钟输 出波形描述为通常以上升方式前进,但所属领域的技术人员应了解所述实例性时钟输 出波形可替代地以下降方式前进。
图11是图解说明用于改变锁相回路的输出频率的简单转换方法1100的流程图。 在块1110处,呈现锁相回路的输出信号应以其操作的所需频率。举例来说,处理器的 负载可能已增加,因此需要更快的时钟循环在较短的时间周期中处理所述负载。在块 1120处,从参考信号(例如参考信号203)中解锁驱动所述锁相回路的输出的振荡器。 解锁所述驱动振荡器导致所述锁相回路的输出处的频率的降低。在块1130处,修改控 制所述驱动振荡器以改变其总输出频率的数字控制装置(例如寄存器242A),从而致 使所述锁相回路的输出信号的频率依据所述驱动振荡器的改变而增加或减小。图11 中图解说明简单转换方法的两个实施例。块1140及1150界定一个实施例,而块1160、 1170、 1180及1190界定另一实施例。
在块1140处,方法IIOO确定所述振荡器的总输出频率是否处于所需输出频率范 围内。举例来说,可规定所需频率为1.1 GHz。所述方法确定由控制对应振荡器复合 体的寄存器值界定的频率范围是否包含l.lGHz这一频率。如果包含,则方法1100进 行到块1150,其中通过设定除法器量并将所述驱动振荡器耦合到所述锁相回路的反馈 路径来将所述驱动振荡器与参考信号锁定在一起。如果不包含,则方法1100进行到块 1130以修改所述数字构件,例如寄存器242A中的寄存器值。如果期望将所述锁相回 路的输出转换为较高,则增加的寄存器值将致使时钟的输出跃升到下一总频率范围。 如果期望将锁相回路的输出转换为较低,则减小的寄存器值将使致使时钟的输出跃降 到下一总频率范围。
在第二实施例中且返回到块1130,方法1100进行到块1160。在块1160处,方
法1100通过确定振荡器总输出频率的下一次改变是否会导致输出处于所需输出频率范围内的频率来执行前瞻功能。如果不会,则方法1100进行到块1130,其中振荡器 经调节以在下一频率范围中操作。如果会,则方法1100进行到块1170,其中分割所 述锁相回路的输出。举例来说,可通过启用除以二电路(例如电路270)分割所述输 出。在一个实施例中,可在最后一个解锁步骤之前启用所述除以二电路。在另一实施 例中,可在最后一个解锁步骤之后启用所述除以二电路。在此两个实施例两者中,在 将所述回路切换到锁定配置之前启用所述除以二电路。在块1175处,调节驱动所述锁 相回路的输出通过除法器的振荡器以使得其输出频率处于所需输出频率范围内。在块 1180处,通过设定除法器量并将所述驱动振荡器连接到所述锁相回路的反馈路径来将 驱动所述锁相回路的输出的所述振荡器与参考信号锁定在一起。 一旦锁定振荡器,方 法1100即进行到块ll卯,其中不再分割所述锁相回路的输出。举例来说,可通过停 用除以二电路270而不再分割所述输出。
图2是图解说明用于改变锁相回路的输出频率的跳跃方法1200的流程图。在块 1210处,输入所述锁相回路的输出应以其操作的所需频率。在块1220处,从参考信 号中解锁驱动所述锁相回路的输出的第一振荡器。在块1230处,将第二振荡器通电。 未连接所述第二振荡器以驱动所述锁相回路的输出。在块1240处,以数字方式控制所 述第二振荡器以在包含所述所需频率的频率范围内振荡。在块1250处,通过独立于第 一振荡器将第二振荡器连接到所述锁相回路的反馈路径将所述第二振荡器锁定到参考 信号。在块1260处,所述第一振荡器经切换以不驱动所述锁相回路的输出,而所述第 二振荡器经切换以驱动所述锁相回路的输出。任选地,接着可将所述第一振荡器断电。
图13是图解说明用于改变锁相回路的输出频率的锁定转换方法的流程图。在块 1310处,输入一锁相回路的一输出信号应以其操作的所需频率。在块1320处,自一 参考信号解锁一驱动所述锁相回路的输出的振荡器。在块1330处,以数字方式控制另
一振荡器以改变其总输出频率。依据输出转换的所需方向,所述变化可以是较高频率 或较低频率。在块1340处,将另一振荡器与所述参考信号锁定在一起。举例来说,将 另一振荡器连接到所述锁相回路的所述反馈路径。在块1350处, 一旦锁定,即切换另 一振荡器以驱动所述锁相回路的输出。在块1360处,方法1300确定驱动振荡器的总 输出频率是否处于所需输出频率范围内。如果是,则方法1360结束。如果不是,则方 法1300进行到块1320,其中解锁驱动所述锁相回路的输出的振荡器。
图14是图解说明用于改变锁相回路的输出频率的复杂转换方法1400的流程图。 在块1410处,输入锁相回路的输出信号应以其操作的所需频率。在块1420处,从参 考信号中解锁驱动所述锁相回路的输出的振荡器。在块1430处,以数字方式控制所述 振荡器以在从所述锁相回路的反馈路径中解锁的状态下改变其总输出频率。在块1440 处,方法1400执行前瞻功能。明确地说,其确定总输出频率的下一次改变是否将导致 输出处于所需输出频率所位于的范围内的频率。如果不导致,则方法1400进行到块 1430以在解锁的同时改变所述总输出频率。
如果导致,则方法1400进行到块1450,其中将第二振荡器通电。在块1460处,
13以数字方式控制所述第二振荡器以便以包含所需频率的范围振荡。在块1470处,将所 述第二振荡器与所述参考信号锁定在一起。在1480处,所述第一振荡器经切换以停止 驱动所述锁相回路的所述输出且所述第二振荡器经切换以驱动所述输出。
结合本文所揭示实施例描述的各种说明性逻辑块、模块、电路、元件及/或组件可 由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵 列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、离散硬件组件、或其经设 计以执行本文所描述功能的任何组合来实施或执行。通用处理器可以是微处理器,但 另一选择为,处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也 可实施为计算组件的组合,例如DSP与微处理器的组合、多个微处理器的组合、 一个 或一个以上微处理器与DSP核心的结合或任何其它此类配置。
结合本文所揭示的实施例描述的方法可直接体现在硬件中、体现在由处理器执行 的软件模块中、或体现在两者的组合中。软件模块可驻留在RAM存储器、快闪存储 器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、 CD-ROM或此项技术中已知的任何其它形式的存储媒体中。存储媒体可耦合到处理器 而使得所述处理器可从存储媒体读取信息,并将信息写入到存储媒体。另一选择为, 存储媒体可与处理器成整体。
尽管以实施例为背景来揭示本发明,但应认识到,所属领域的技术人员可采用与 上文论述及以上权利要求书相一致的各种各样的实施方案。
权利要求
1、一种锁相回路,其包括时钟输出;多个振荡器复合体,其可操作以产生输出信号;及控制逻辑,其经配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出。
2、 如权利要求l所述的锁相回路,其进一步包括-输入,其用于接收参考信号;反馈路径,其用于将信号在相位上与所述参考信号锁定在一起,其中所述控制逻 辑进一步经配置以将所述多个振荡器复合体中的另一者选择性地耦合到所述反馈路 径。
3、 如权利要求l所述的锁相回路,其进一步包括-多路复用器,其经配置以将所述多个振荡器复合体中的一者的所述输出耦合到所 述时钟输出。
4、 如权利要求1所述的锁相回路,其中振荡器复合体包含经配置以存储对应于 特定频率范围的值的寄存器。
5、 如权利要求l所述的锁相回路,其进一步包括除以二电路,其耦合到所述控制逻辑,所述控制逻辑进一步经配置以在所述多个 振荡器复合体中的所述一者锁定到高频率时启动所述除以二电路以降低所述输出信号 的频率。
6、 如权利要求2所述的锁相回路,其进一步包括多路复用器,其经配置以将所述反馈路径耦合到所述多个振荡器复合体中的一者。
7、 如权利要求2所述的锁相回路,其中所述反馈路径包含除法器、相位检测器及回路滤波器。
8、 如权利要求2所述的锁相回路,其中所述控制逻辑在驱动所述反馈路径与所 述时钟输出之间切换所述多个振荡器复合体以产生简单转换操作。
9、 如权利要求2所述的锁相回路,其中所述控制逻辑在驱动所述反馈路径与所 述时钟输出之间切换所述多个振荡器复合体以产生跳跃操作。
10、 如权利要求2所述的锁相回路,其中所述控制逻辑在驱动所述反馈路径与所 述时钟输出之间切换所述多个振荡器复合体以产生锁定转换操作。
11、 如权利要求2所述的锁相回路,其中所述控制逻辑在驱动所述反馈路径与所 述时钟输出之间切换所述多个振荡器复合体以产生复杂转换操作。
12、 一种锁相回路,其包括 输入,其用于接收参考信号;时钟输出;反馈路径,其用于将信号在相位上与所述参考信号锁定在一起; 多个振荡器复合体,其可操作以产生输出信号且单独地耦合到所述反馈路径及所 述时钟输出;及控制逻辑,其经配置以将所述多个振荡器复合体中的第一者的输出信号选择性地 耦合到所述时钟输出。
13、 如权利要求12所述的锁相回路,其中所述控制逻辑进一步经配置以将所述 多个振荡器复合体中的第二者选择性地耦合到所述反馈路径。
14、 一种改变锁相回路的输出的频率的方法,其包括输入所述锁相回路的输出信号应以其操作的所需频率; 从所述锁相回路的反馈路径去耦振荡器复合体;调节对所述经去耦振荡器复合体的控制以产生信号作为用于所述锁相回路的输 出;及将所述振荡器复合体耦合到所述反馈路径以在所述信号具有处于所述所需频率 的范围内的频率时将所述信号在相位上与参考信号锁定在一起。
15、 如权利要求14所述的方法,其进一步包括重复所述调节步骤直到所述信号具有处于所述所需频率的所述范围内的频率为止。
16、 如权利要求14所述的方法,其中所述对所述经去耦振荡器复合体的控制是 数字的。
17、 如权利要求15所述的方法,其进一步包括 在最后一次调节之前分割所述信号。
18、 一种改变锁相回路的输出的频率的方法,其包括-将第一振荡器复合体耦合到所述锁相回路的所述输出,所述第一振荡器复合体是 从所述锁相回路的反馈路径去耦的;输入所述锁相回路的输出信号应以其操作的所需频率; 将第二振荡器复合体通电;以数字方式控制所述第二振荡器复合体以产生处于含有所述所需频率的频率范 围中的信号;从所述锁相回路的所述输出去耦所述第一振荡器复合体;及 将所述第二振荡器复合体耦合到所述锁相回路的所述输出。
全文摘要
本发明揭示一种采用多个振荡器复合体的锁相回路。所述锁相回路包含时钟输出及可操作以产生输出信号的多个振荡器复合体。所述锁相回路进一步包含经配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出的控制逻辑。
文档编号H03L7/189GK101584119SQ200880002353
公开日2009年11月18日 申请日期2008年1月18日 优先权日2007年1月19日
发明者布兰登·韦恩·刘易斯, 亮 戴, 杰弗里·托德·布里奇斯, 陈伟华 申请人:高通股份有限公司
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