专利名称：能耐受跳回的集成电路的制作方法
技术领域：
实例性实施例通常涉及微电子装置及其制造的技术领域。
背景技术：
随着集成电路制造技术的发展，装置特征大小縮减且可集成到单个裸片上的晶体 管的数目以指数方式增长。与减小特征大小相关联的是多种利益以及复杂度。 一些复杂度 与反向偏压结在充足高电压下的击穿有关。举例来说，编程一些存储器装置当前涉及可超 出M0S晶体管的栅极_漏极结的击穿电压的高电压。 击穿可在期望装置处于不传导(关断)状态时产生穿过所述装置的损坏性泄漏电 流。击穿效应被认为是随着特征大小减小而加剧，即使在所施加高电压未改变时。
发明内容
在一个方面，提供一种用于防止电路中的跳回电流的方法，所述电路包括具有相 关联的寄生双极晶体管的第一N通道MOS(NMOS)晶体管，所述方法包含将第二NMOS晶体 管与所述第一NMOS晶体管串联连接；将所述第二NMOS晶体管的栅极节点耦合到偏压节点， 使得所述第二 NMOS晶体管处于传导状态；及将所述第一 NMOS晶体管的源极节点耦合到辅 助电路的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导状态(关 断)时在所述第一NMOS晶体管的源极处提供偏压电位，所述偏压电位防止所述相关联的寄 生双极晶体管接通。 在另一方面，提供一种能耐受跳回的电路，所述能耐受跳回的电路包含第一 NMOS晶体管，其具有相关联的寄生双极晶体管，所述第一 NMOS晶体管的源极节点耦合到辅 助电路的输出节点，所述辅助电路经配置以在所述第一 NMOS晶体管处于不传导状态(关 断)时在所述第一NMOS晶体管的源极节点处提供偏压电位，所述偏压电位防止所述相关 联的寄生双极晶体管接通；及第二NMOS晶体管，其与所述第一NMOS晶体管串联，所述第二 NMOS晶体管的源极节点耦合到所述第一 NMOS晶体管的漏极节点，所述第二 NMOS晶体管的 栅极节点耦合到偏压节点，使得所述第二 NMOS晶体管传导。 在再一方面，提供一种能耐受跳回的驱动器，所述能耐受跳回的驱动器包含电平 移位器电路，其经配置以在输出节点处提供高电压；及反相器电路，其具有耦合到所述输出 节点的输入节点，所述电平移位器电路及所述反相器电路中的至少一者包括第一NMOS晶 体管，其具有相关联的寄生双极晶体管，所述第一 NMOS晶体管的源极节点耦合到辅助电路 的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导状态(关断)时在 所述第一NMOS晶体管的源极节点处提供偏压电位，所述偏压电位防止所述相关联的寄生 双极晶体管接通；及第二NMOS晶体管，其与所述第一NMOS晶体管串联，所述第二NMOS晶体 管的源极节点耦合到所述第一 NMOS晶体管的漏极节点，所述第二 NMOS晶体管的栅极节点 耦合到偏压节点，使得所述第二NMOS晶体管传导。
在又一方面，提供一种存储器装置，所述存储器装置包含高电压倍增器模块；电
4平移位器电路，其经配置以在输出节点处提供高电压；及反相器电路，其具有耦合到所述输 出节点的输入节点，所述电平移位器电路及所述反相器电路中的至少一者包括第一NMOS 晶体管，其具有相关联的寄生双极晶体管，所述第一 NM0S晶体管的源极节点耦合到辅助电 路的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导状态(关断)时 在所述第一 NMOS晶体管的源极节点处提供偏压电位，所述偏压电位防止所述相关联的寄 生双极晶体管接通；及第二NMOS晶体管，其与所述第一NMOS晶体管串联，所述第二NMOS晶 体管的漏极节点耦合到输出节点且所述第二 NMOS晶体管的源极节点耦合到所述第一 NMOS 晶体管的漏极节点，所述第二 NMOS晶体管的栅极节点耦合到偏压节点，使得所述第二 NMOS 晶体管处于传导(接通)状态。
在附图的各种图中以举例方式而非限制方式图解说明一些实施例，在附图中
图1是描绘用于防止跳回电流的方案的实例性实施例的电路图；
图2图解说明具有相关联的寄生双极晶体管的NMOS晶体管的结构的实例性实施 例； 图3图解说明NMOS晶体管的实例性I-V特性，其显示跳回电流； 图4是描绘用于防止NM0S晶体管中的跳回电流的方案的实例性实施例的电路
图； 图5是图解说明用于防止包括NMOS晶体管的电路中的跳回电流的方法的实例性 实施例的高级流程图； 图6是图解说明包括用于防止跳回电流的串联NMOS晶体管和辅助电路的驱动器 电路的实例性实施例的电路图； 图7是图解说明包括用于防止跳回电流的串联NMOS晶体管和辅助电路的驱动器 电路的另一实例性实施例的电路图；及 图8是图解说明包括能耐受跳回电流的驱动器的存储器装置的实例性实施例的 框图。
具体实施例方式
将描述用于通过使用电压放大器进行电流模式数据感测和传播的实例性方法和 电路。在下文说明中，出于解释目的，阐述了具有实例特有细节的众多实例以便提供对各实 例性实施例的透彻了解。然而，所属领域的技术人员将明了，也可在没有所述实例特有细节 的情况下实践本发明的实例。 本文描述的一些实例性实施例可包括用于防止集成电路的N通道MOS(NMOS)晶体 管中的跳回电流的方法和电路。实例性实施例可包括防止电路中的跳回电流，所述电路包 括具有相关联的寄生双极晶体管的第一 NMOS晶体管。第二 NMOS晶体管可与第一 NMOS晶 体管串联连接。第二NMOS晶体管的栅极节点可耦合到偏压节点，使得第二NMOS晶体管处 于传导(接通)状态。 耦合到第一NMOS晶体管的源极节点的辅助电路可经配置以在第一NMOS晶体管处 于不传导状态(关断)时在第一NMOS晶体管的源极处提供偏压电位。所述偏压电位可防止相关联的寄生双极晶体管接通，因此减少第一 NM0S晶体管中的跳回的机会。 图1是描绘用于防止跳回电流的方案的实例性实施例的电路图100。所示电路包
括串联连接于高电压节点(例如，VM)与接地之间的第一NMOS晶体管(例如，晶体管110)
及第二 NMOS晶体管(例如，晶体管120)。如图2中所示及下文所论述，晶体管110、120中
的每一者可具有相关联的寄生双极晶体管。 在没有晶体管120的情况下，如果晶体管110以某一值的高电压直接连接到高电压节点，所述高电压的值取决于特征大小(例如，对于约250纳米(nm)的特征大小，约为16伏)，及连接到Vei节点的电压，那么可在所述晶体管的栅极-漏极结处发生击穿，从而产生流过所述晶体管的漏极-源极节点的跳回电流(下文所论述)。然而，将晶体管120与晶体管110串联连接且将晶体管120的栅极节点耦合到Vm可防止在晶体管120中形成跳回电流且减少晶体管110中的跳回电流的机会。 为理解跳回电流的形成，显示具有相关联的寄生双极晶体管260的NMOS晶体管的结构的横截面图200(参见图2)。相关联的寄生双极晶体管260为n-p-n晶体管，其是由NMOS晶体管的漏极230、 p阱区(可通过P+区250接近)的p型材料及源极240形成的。电阻器280可表示与p阱区相关联的寄生电阻。 在NMOS晶体管的正常操作中，相关联的寄生双极晶体管260是关断的且因此在晶体管操作中不起作用。当通过将Ve设定为零而关断NMOS晶体管时，栅极_漏极结处的电压降VM在所述结处诱发耗尽区。将Vm増加到某一惶(例如，所述结的击穿电压)可起始雪崩击穿，从而导致释放正电荷，当所述正电荷穿过寄生电阻器280时可使相关联的寄生双极晶体管260的基极处的电位升高。使相关联的寄生双极晶体管260的基极电位达到且超出某一阈值电平的此升高可致使相关联的寄生双极晶体管260的基极-射极结(例如，p阱与源极240之间的结)传导，借此接通相关联的寄生双极晶体管260并在NMOS晶体管的漏极与源极之间形成泄漏电流(例如，跳回电流)。 图3图解说明例如图2的NMOS晶体管的NMOS晶体管的实例性I_V特性300，其显示跳回电流。I-V特性300包括曲线310、320、330及340。曲线310可表示正常的反向偏压P_n结(例如，NMOS晶体管中的栅极_漏极结)。曲线320显示跳回行为，跳回行为是在将NMOS的栅极电压Ve设定为零且施加到NMOS晶体管的漏极的电压VM高于击穿电压(VBD)时穿过相关联的寄生双极晶体管260的泄漏的结果。由曲线330显示的跳回电流指示当栅极电压增加到较高电平(例如，5伏)时的较不严重情形。当Ve电压连接到VM时，如由曲线340显示，可完全消除跳回电流。 基于上文论述，将晶体管120(参见图1)的V^节点连接到Vm可使晶体管120无跳回泄漏。然而，晶体管110(120(参见图1)的情形可多少有些不同。当^耦合到VM时，晶体管120的漏极处的电位仅可升高到VM-VT的最大值(最坏情况)，其中VT表示晶体管120的阈值电压(通常，大约为l伏)。此电压可小于NMOS晶体管的击穿电压VBD且防止晶体管110(参见图1)中的跳回。 跳回电流可极大地减少递送到负载的电压。所述跳回电流还可损坏其路径中的装置并导致可靠性问题。因此，即使在VM-VT的漏极节点电压的情况下，也可具有采取额外措施来保护晶体管110(参见图1)不开始跳回的正当理由。如从图2所见，防止寄生双极晶体管260接通的一种方式是升高NMOS晶体管的源极节点240处的电位。升高源极节点240处的电位可防止相关联的寄生双极晶体管260的基极-射极结传导，且可使相关联的寄生双极晶体管260处于关断状态，即使在NMOS晶体管(例如，图1中的晶体管110)进入关断状态时(例如，当Vei (参见图1)设定为零时)。 在实例性实施例中，源极240处的电位可升高到供电电压Vcc的电位(例如，3或5伏)。举例来说，在图4中所示的电路400中，防止晶体管420及410两者中的跳回电流。如上文参照晶体管120所论述，晶体管420没有跳回电流，因为晶体管420的栅极耦合到VM(参见上文对图3的论述)。对于晶体管410，降低漏极电压(例如，降低到VM-VT的最坏情况值)且同时升高源极节点的电位可保护晶体管410免受跳回电流。在晶体管410因输入电压Vn而关断时(例如，当电压Vn处于零伏时)升高晶体管410的源极节点的电位可通过在节点460与晶体管410的漏极节点之间连接辅助电路(例如，反相器430)来实现。当输入电压Vn在0伏与VM之间变化时，逻辑电路可将节点460处的电压VI2控制为在Vcc与O伏之间变化。因此，当晶体管410的栅极节点450经由输入电压V工连接到接地(例如，零伏)时，反相器将晶体管410的源极节点440设定为Vcc。反相器430由供电电压Vcc供电，如图4中所示。 —些实例性实施例可包括采用上述技术使其能耐受跳回的辅助电路。所述辅助电路可使用大于V①的偏压电压(例如，当VM约为16伏时，约为10伏)。此可进一步确保防止在晶体管410中形成跳回电流。 图5是图解说明方法500的实例性实施例的高级流程图，所述方法500用于防止包括NMOS晶体管的电路中的跳回电流。方法500涉及包括具有相关联的寄生双极晶体管(例如，图2中的相关联的寄生双极晶体管260)的第一 NMOS晶体管(例如，图1中的晶体管110或图4中的晶体管410)的电路。在操作510处，可将第二NM0S晶体管(例如，图l中的晶体管120或图4中的晶体管420)与第一NMOS晶体管串联连接(例如，在第一NMOS晶体管与Vm(图1中)或V^(图4中)之间)。 可将第二 NMOS晶体管的栅极节点连接到偏压节点以使第二 NMOS晶体管无跳回电流(操作520)。如上文所论述且如图4中所示，将第二NM0S晶体管的栅极节点连接到VM，使得第二 NMOS晶体管处于传导(接通)状态。在操作530处，可将第一 NMOS晶体管的源极节点耦合到辅助电路(例如，图4中的反相器430)。 所述辅助电路可经配置以在第一NMOS晶体管处于关断状态时在第一NMOS晶体管的源极处提供偏压电位。举例来说，在当低输入(例如，Vn = 0)使第一NMOS晶体管关断时的情况下，将反相器430连接于具有电压VI2的节点460与NMOS的源极节点之间以提供
高电压(例如，Vcc)并以Vcc向源极节点施加偏压以进一步防止相关联的寄生双极晶体管接
通(如上文所论述)且因此防止NMOS晶体管中的跳回电流。 图6是图解说明包括用于防止跳回电流的串联NMOS晶体管和辅助电路的驱动器电路600的实例性实施例的电路图。驱动器电路600包括电平移位器610和两个CMOS反相器级630及640。电平移位器610操作以在节点650处的输入为低(例如，处于零O伏)时在电平移位器610的输出节点619处提供电压VM。电平移位器610包括串联连接的NM0S晶体管616及618(分别与晶体管620及622)，所述晶体管使其栅极节点连接到Vm，及鋪助电路(例如，反相器)624、626及628，如上文所论述，此可分别防止NMOS晶体管620及622中的跳回电流。
7
此处简要论述电平移位器610的操作。当节点650处的输入为零伏时，晶体管620 及622的栅极节点因反相器624的操作而分别处于Vcc及零。同时，晶体管620及622的源 极节点分别因辅助电路626及628的操作而被偏压为零及Vrc。因此，晶体管620及622分 别接通和关断，从而在PMOS晶体管615的栅极节点处产生低电压(约为零伏)，而此又使 PM0S晶体管615变成传导状态，从而导致在电平移位器610的输出节点619处提供VM。
由于晶体管622为关断，在没有串联连接的NM0S晶体管618和辅助电路624、626 及628的情况下，晶体管622中的跳回电流将不允许在电平移位器610的输出节点619处提 供电压VM。然而，使用如上文所论述的串联连接的NMOS晶体管618和辅助电路626及628 可防止晶体管622中的跳回电流。CMOS反相器级630及640是共用反相器，除串联连接的 晶体管636及644和辅助电路(例如，反相器)643之外。在CMOS反相器级630及640中， 将串联连接的NM0S晶体管636及644的栅极节点耦合到VM且由反相器643提供的晶体管 638及646的源极节点处的适当偏压(例如，当晶体管638及646中的一者为关断时，为Vcc) 可在晶体管638及646中的任一者处于关断状态时防止在晶体管638及646中形成跳回电 流。 在实例性实施例中，还可使用类似于上文针对NMOS晶体管636及644所论述技术 的技术来保护PM0S晶体管614、615、634及642以防止跳回电流。同样，可使用采用上述技 术的辅助电路来使其能耐受跳回。所述辅助电路可使用大于V①的偏压电压(例如，当VM约 为16伏时，约为10伏)。此可进一步确保防止在晶体管620、622、638及646中形成跳回电 流。 图7是图解说明包括用于防止跳回电流的串联NMOS晶体管和辅助电路的驱动器 电路700的实例性实施例的电路图。在驱动器电路700中，通过依赖于辅助电路(例如，反 相器)716、720及718在NMOS晶体管712及714中的一者处于关断状态时将所述NMOS晶体 管的源极节点耦合到Vrc来保护电平移位器710部分以防止跳回电流。CMOS反相器级730 及740防止跳回电流的保护方案类似于图6中的CMOS反相器级630及640的保护方案。使 用串联连接的NMOS晶体管722及724和辅助电路(例如，反相器)738及742来保护晶体 管732及734以防止形成跳回电流。 图8是图解说明包括能耐受跳回的驱动器的存储器装置800的实例性实施例的框 图。存储器装置800可包括电压倍增器模块820以提供用于编程存储器装置800的高电压 (例如，16到20伏)。可通过能耐受跳回的驱动器830来切换电压倍增器模块820的高电 压输出。能耐受跳回的驱动器830可包括一个或一个以上电平移位器电路及若干反相器电 路(例如，图6中的电平移位器610及反相器级630或640)。所述电平移位器及反相器电 路可采用上文描述的技术(例如，如上述适当的串联NMOS晶体管和辅助电路)来防止跳回 电流。存储器装置的其它模块也可使用所述技术来保护装置免受跳回电流危害。
已描述了用于防止MOS集成电路的NMOS晶体管中的跳回电流的方法和电路。虽 然已描述了本发明实施例，但将明了 ，可对这些实施例作出各种修改及改变。因此，应将说 明书及图式视为仅具有说明意义而非限制意义。 本发明摘要经提供以符合37 C. F. R. § 1. 72 (b)。所述发明摘要将允许读者快速地 查明技术揭示内容的性质。所述发明摘要是在其将不用来阐释或限制权利要求书的理解下 提交的。另外，在上文具体实施方式
中，可看到，出于简化本发明的目的将各种特征集合到单个实施例中。不应将本发明的此方法阐释为限制权利要求书。因此，上述权利要求书以 此方式并入到具体实施方式
中，其中每一权利要求本身作为单独的实施例。
权利要求
一种用于防止电路中的跳回电流的方法，所述电路包括具有相关联的寄生双极晶体管的第一N通道MOS(NMOS)晶体管，所述方法包含将第二NMOS晶体管与所述第一NMOS晶体管串联连接；将所述第二NMOS晶体管的栅极节点耦合到偏压节点，使得所述第二NMOS晶体管处于传导状态；及将所述第一NMOS晶体管的源极节点耦合到辅助电路的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导状态(关断)时在所述第一NMOS晶体管的源极处提供偏压电位，所述偏压电位防止所述相关联的寄生双极晶体管接通。
2. 根据权利要求1所述的方法，其中将所述第二 NMOS晶体管与所述第一 NMOS晶体管 串联连接包括将所述第一 NMOS晶体管的漏极节点耦合到所述第二NMOS晶体管的源极节 点。
3. 根据权利要求2所述的方法，其中所述第二NM0S晶体管的漏极节点形成所述电路的 输出节点。
4. 根据权利要求l所述的方法，其中将所述第二NMOS晶体管的所述栅极节点耦合到所 述偏压节点包括将所述偏压节点连接到所述电路的最高电压节点。
5. 根据权利要求l所述的方法，其中配置所述辅助电路以在所述第一NMOS晶体管的所 述源极节点处提供正偏压电位。
6. —种能耐受跳回的电路，其包含第一NMOS晶体管，其具有相关联的寄生双极晶体管，所述第一NMOS晶体管的源极节点 耦合到辅助电路的输出节点，所述辅助电路经配置以在所述第一 NMOS晶体管处于不传导 状态(关断)时在所述第一NMOS晶体管的所述源极节点处提供偏压电位，所述偏压电位防 止所述相关联的寄生双极晶体管接通；及第二 NMOS晶体管，其与所述第一 NMOS晶体管串联，所述第二 NMOS晶体管的源极节点 耦合到所述第一NMOS晶体管的漏极节点，所述第二NMOS晶体管的栅极节点耦合到偏压节 点，使得所述第二 NMOS晶体管传导。
7. 根据权利要求6所述的电路，其中所述第二NM0S晶体管的漏极节点形成所述能耐受 跳回的电路的输出节点。
8. 根据权利要求6所述的电路，其中所述偏压节点连接到所述电路的最高电压节点。
9. 根据权利要求6所述的电路，其中所述辅助电路经配置以在所述第一NM0S晶体管的 所述源极节点处提供正偏压电位。
10. —种能耐受跳回的驱动器，其包含 电平移位器电路，其经配置以在输出节点处提供高电压；及反相器电路，其具有耦合到所述输出节点的输入节点，所述电平移位器电路及所述反 相器电路中的至少一者包括第一NMOS晶体管，其具有相关联的寄生双极晶体管，所述第一NMOS晶体管的源极节点 耦合到辅助电路的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导 状态(关断)时在所述第一NMOS晶体管的所述源极节点处提供偏压电位，所述偏压电位防 止所述相关联的寄生双极晶体管接通；及第二 NMOS晶体管，其与所述第一 NMOS晶体管串联，所述第二 NMOS晶体管的源极节点耦合到所述第一 NM0S晶体管的漏极节点，所述第二 NMOS晶体管的栅极节点耦合到偏压节 点，使得所述第二 NMOS晶体管传导。
11. 根据权利要求io所述的能耐受跳回的驱动器，其中所述偏压节点连接到所述电路的最高电压节点。
12. 根据权利要求IO所述的能耐受跳回的驱动器，所述第二NMOS晶体管的漏极节点形 成所述电平移位器电路及所述反相器电路中的所述至少一者的输出。
13. 根据权利要求IO所述的能耐受跳回的驱动器，其中所述辅助电路经配置以在所述 第一 NMOS晶体管的所述源极节点处提供正偏压电位。
14. 一种存储器装置，其包含 高电压倍增器模块；电平移位器电路，其经配置以在输出节点处提供高电压；及反相器电路，其具有耦合到所述输出节点的输入节点，所述电平移位器电路及所述反 相器电路中的至少一者包括第一NMOS晶体管，其具有相关联的寄生双极晶体管，所述第一NMOS晶体管的源极节点 耦合到辅助电路的输出节点，所述辅助电路经配置以在所述第一NMOS晶体管处于不传导 状态(关断)时在所述第一NMOS晶体管的所述源极节点处提供偏压电位，所述偏压电位防 止所述相关联的寄生双极晶体管接通；及第二 NMOS晶体管，其与所述第一 NMOS晶体管串联，所述第二 NMOS晶体管的漏极节点 耦合到输出节点且所述第二 NMOS晶体管的源极节点耦合到所述第一NMOS晶体管的漏极节 点，所述第二NMOS晶体管的栅极节点耦合到偏压节点，使得所述第二NMOS晶体管处于传导 (接通)状态。
全文摘要
本发明涉及能耐受跳回的集成电路，其中提供一种用于防止MOS集成电路的NMOS晶体管中的跳回电流的方法和电路。实例性实施例可包括防止电路中的跳回电流，所述电路包括具有相关联的寄生双极晶体管的第一NMOS晶体管。第二NMOS晶体管可与所述第一NMOS晶体管串联连接。所述第二NMOS晶体管的栅极节点可耦合到偏压节点，使得所述第二NMOS晶体管处于传导(接通)状态。耦合到所述第一NMOS晶体管的源极节点的辅助电路可经配置以在所述第一NMOS晶体管处于不传导状态(关断)时在所述第一NMOS晶体管的所述源极节点处提供偏压电位。
文档编号H03K19/007GK101753127SQ200910246270
公开日2010年6月23日 申请日期2009年12月11日 优先权日2008年12月12日
发明者吴先良 申请人:爱特梅尔公司