专利名称：阻抗调整电路的制作方法
技术领域：
本发明涉及一种阻抗调整电路。
背景技术：
图3是被包括在半导体集成电路中的输出缓冲器和被连接至其上的传输线的模 式图。输出缓冲器包括Za的输出阻抗。传输线包括Zb的特征阻抗。如果输出阻抗Za与 传输线的阻抗Zb不匹配，那么来自于输出缓冲器的输出信号被反射。然后，由反射生成的 反射波和具有输出信号的干扰导致要被传输的信号的质量的恶化。因此，必须使半导体集 成电路的输出缓冲器Za与传输线的阻抗Zb相匹配。 然而，通常传输线的特征阻抗Zb是固定的。因此，必须将输出缓冲器的输出阻抗 Za调整为接近Zb的值。图4示出根据相关技术的输出阻抗调整电路1的构造。如图4中 所示，输出阻抗调整电路1包括复制(r印lica)缓冲器电路11和21、控制电路12和22、比 较器CMP1和CMP2、以及外部端子Pl和P2。 复制缓冲器电路11包括多个NM0S晶体管。这些多个NM0S晶体管被并联地连接 在外部端子P1和接地电压端子VSS之间。此复制缓冲器电路ll的构造与输出缓冲器的下 拉侧电路的构造相同。即，复制缓冲器电路ll包括与输出缓冲器的下拉侧电路(在下文中 被称为下拉缓冲器电路)相同的输出阻抗。 复制缓冲器电路21包括多个PM0S晶体管。这些PM0S晶体管被并联地连接在电 源电压端子VDD与外部端子P2之间。此复制缓冲器电路21的构造与输出缓冲器的上拉侧 电路的构造相同。即，复制缓冲器电路21包括与输出缓冲器的上拉侧电路(在下文中被称 为上拉缓冲器电路)相同的输出阻抗。 比较器CMPl将从复制缓冲器电路ll输出到外部输出端子Pl的输出电压电平Vpl 与基准电压Vref进行比较。比较器CMP2将从复制缓冲器电路21输出到外部输出端子P2 的输出电压电平Vp2与基准电压Vref进行比较。 例如，控制电路12包括计数器，并且根据比较器CMP1的比较结果对计数器进行增 加。然后，控制电路12根据计数值输出控制信号CN。控制电路12进行控制，使得通过控制 信号CN顺序地导通被包括在复制缓冲器电路11中的NM0S晶体管。以类似的方式，控制电 路22还包括计数器，并且根据比较器CMP2的比较结果对计数器进行增加。然后，控制电路 22根据计数值输出控制信号CP。控制电路22进行控制，使得通过控制信号CP顺序地导通 被包括在复制缓冲器电路21中的PM0S晶体管。 外部端子Pl和P2分别被连接至复制电阻器Rr印U和Rr印D，所述复制电阻器 Rr印U和Rr印D具有与其中被连接至输出缓冲器的传输线的特征阻抗相同的阻抗。注意的 是，复制电阻器Rr印U被连接至电源电压端子VDD。复制电阻器Rr印D被连接至接地电压端 子VSS。 在下文中简要地解释图4中所示的输出阻抗调整电路1的操作示例。注意的是， 基准电压Vref应是1/2VDD。此外，在初始状态，被包括在复制缓冲器电路11和21中的所有的NM0S晶体管和PMOS晶体管处于截止状态。 首先，比较器CMP1将外部输出端子P1的电压Vpl与基准电压Vref进行比较。如果电压Vpl高于基准电压Vref，那么比较结果被传输到控制电路12。控制电路12根据比较结果对计数器进行增加，并且顺序地导通NMOS晶体管。然后，如果电压Vpl被减少到与基准电压Vref相同的电平，那么控制电路12根据比较器CMP1的比较结果停止导通NMOS晶体管。对应于此时处于导通状态的NMOS晶体管的数目的复制缓冲器电路11的阻抗变成与复制电阻器Rr印U相同的电阻值。 类似地，比较器CMP2将外部输出端子P2的电压Vp2与基准电压Vref进行比较。如果电压Vp2低于基准电压Vref ，那么比较结果被传输到控制电路22。控制电路22根据比较结果对计数器进行增加，并且顺序地导通PMOS晶体管。然后，电压Vp2增加到与基准电压Vref相同的电平，控制电路22根据比较器CMP2的比较结果停止导通PMOS晶体管。对应于此时处于导通状态的PMOS晶体管的数目的复制缓冲器电路21的阻抗变成与复制电阻器Rr印D相同的电阻值。 如上所述，输出缓冲器(未示出)包括具有与复制缓冲器电路11和12相同的构造的下拉缓冲器电路和上拉缓冲器电路。输出阻抗调整电路1将由控制电路12和22保持的控制信号CN和CP分别传输到下拉缓冲器电路和上拉缓冲器电路。因此，输出缓冲器能够生成与这些控制信号CN和CP相对应的输出阻抗。结果，输出缓冲器的输出阻抗能够与传输线的特征阻抗相匹配。 然而，需要两个端子，以调整上述输出阻抗调整电路1中的下拉和上拉阻抗。近年来，由半导体集成电路封装的小型化而要求减少外部端子的需求正在增加。因此，在日本未经审查的专利申请公开No. 2000-59202中公布了一种具有减少的用于阻抗调整的端子的数目的技术。图5示出在作为现有技术的日本未经审查的专利申请公开No. 2000-59202中公布的输出阻抗调整电路2的电路构造。 如图5中所示，输出阻抗调整电路2包括复制缓冲器电路11 、 2la、和2lb、控制电路12和22、比较器CMP1和CMP2、以及外部端子P2。注意的是，在图5中，具有与图4中相同的代号的组件表示与图4中相同或者类似的组件。此外，注意的是，复制缓冲器电路21a和21b具有与图4的复制缓冲器电路21相同的构造。然而，复制缓冲器电路21a被连接在电源电压端子VDD与外部端子P2之间。复制缓冲器电路21b被连接在电源电压端子VDD与节点A之间。此外，控制电路22将控制信号CP输出至复制缓冲器电路21a和21b两者上。另一方面，复制缓冲器电路11被连接在节点A与接地电压端子VSS之间。然后，比较器CMP1将基准电压Vref与节点A的电压电平进行比较。 在下文中，简要地解释图5中所示的输出阻抗调整电路2的操作示例。注意的是，基准电压Vref应是1/2VDD。在初始状态，被包括在复制缓冲器电路ll、21a以及21b中的所有的NMOS晶体管和PMOS晶体管处于截止状态。 首先，以与输出阻抗调整电路1相类似的方式，通过比较器CMP2和控制电路22的操作，复制缓冲器电路21a的阻抗变成与被连接至外部端子P2的复制电阻器Rr印D相同的电阻值。因为还将控制电路22的控制信号CP输出至复制缓冲器电路21b，所以节点A的电压电平发生变化。比较器CMP1和控制电路12使用控制信号CN，以控制复制缓冲器电路11使得节点A的电势与基准电压Vref相匹配。
然后，像当外部端子P2和节点A的电势被稳定时一样，控制信号CN和CP被从输出阻抗调整电路2传输至输出缓冲器(未示出)，并且从而能够使输出缓冲器生成与控制信号CN和CP相对应的输出阻抗。
发明内容
本发明已经发现下述问题。在根据现有技术的输出阻抗调整电路2中，能够减少外部端子的数目，然而，仍然要求控制电路和比较器的每种中的两个，因此电路尺寸保持相同。 本发明的实施例的第一示例性方面是阻抗调整电路，该阻抗调整电路包括外部端子，外部电阻器被连接至该外部端子；第一导电型的第一晶体管阵列，该第一导电型的第一晶体管阵列被并联地连接在外部端子和第一电源端子之间，并且通过响应于第一控制信号来调整阻抗从而改变外部端子的电压；第二导电型的第二晶体管阵列，该第二导电型的第二晶体管阵列被并联地连接在外部端子和第二电源端子之间，并且通过响应于第二控制信号来调整阻抗从而改变外部端子的电压；以及控制电路，该控制电路根据外部端子的电压和基准电压之间的比较结果来指定第一控制信号，并且在与用于指定第一控制信号的时段不同的时段中指定第二控制信号。 本发明的实施例的第二示例性方面是调整阻抗调整电路的方法，该阻抗调整电路包括外部端子，外部电阻器被连接至该外部端子；第一导电型的第一晶体管阵列，该第一导电型的第一晶体管阵列被连接在外部端子和第一电源端子之间；以及第二导电型的第二晶体管阵列，该第二导电型的第二晶体管阵列被连接在外部端子和第二电源端子之间，其中，该方法包括比较外部端子的电压和基准电压，以调整第一晶体管阵列的阻抗，以及比较外部端子的电压和基准电压，以调整第二晶体管阵列的阻抗。 本发明的阻抗调整电路在不同的时段中指定第一晶体管阵列和第二晶体管阵列的阻抗。因此，阻抗调整电路不要求多个控制电路。 本发明的输出阻抗调整电路能够减少外部端子的数目，并且还减少电路尺寸。
结合附图，从某些示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，其中 图1是根据第一示例性实施例的输出阻抗调整电路的示例；
图2是根据第二示例性实施例的输出阻抗调整电路的示例；
图3是解释传输线和输出缓冲器的阻抗的关系的模式 图4是根据相关技术的输出阻抗调整电路；以及
图5是根据现有技术的输出阻抗调整电路。
具体实施例方式[第一示例性实施例] 在下文中，参考附图详细地描述合并本发明的具体的第一示例性实施例。图l示出根据第一示例性实施例的输出阻抗调整电路100的构造的示例。如图1中所示，输出阻抗调整电路100包括复制缓冲器电路110， 120，以及130、控制电路140、比较器CMP101、AND电路ANDO至ANDn (n是0或者正整数)、0R电路ORO至ORm(m是0或者正整数)、以及外部端子PIOI。 复制缓冲器电路IIO(第一晶体管阵列)包括n+l个NMOS晶体管QN10至QNln。这些NMOS晶体管QN10至QNln被并联地连接在外部端子P101与接地电压端子VSS之间。NMOS晶体管QN10至QNln的栅极端子分别被连接至AND电路ANDO至ANDn的输出端子。此复制缓冲器电路110的构造与输出缓冲器(未示出)的下拉侧电路的相同。即，复制缓冲器电路110具有与输出缓冲器的下拉侧电路(在下文中被称为下拉缓冲器电路)相同的输出阻抗。 与复制缓冲器电路110 —样，复制缓冲器电路120 (第三晶体管阵列)包括n+l个NM0S晶体管QN20至QN2n。这些NM0S晶体管QN20至QN2n被并联地连接在外部端子P101与接地电压端子VSS之间。控制信号CN
被从控制电路140输入至NM0S晶体管QN20至QN2n的栅极端子。更加具体地说，控制信号CN[O]被输入至NM0S晶体管QN20的栅极，控制信号CN[l]被输入至NM0S晶体管QN21的栅极，控制信号CN[2]被输入至NM0S晶体管QN22的栅极……，并且控制信号CN[n]被输入至NM0S晶体管QN2n的栅极。注意的是，此复制缓冲器电路120的构造与复制缓冲器电路110的相同。 复制缓冲器电路130 (第二晶体管阵列)包括m+l个PM0S晶体管QP0至QPm。这些PM0S晶体管QP0至QPm被并联地连接在电源电压端子VDD和外部端子P101之间。PM0S晶体管QP0至QPm的栅极端子分别被连接至0R电路0R0至0Rm的输出端子。注意的是，此复制缓冲器电路130的构造与输出缓冲器的上拉侧电路的相同。即，复制缓冲器电路130具有与输出缓冲器的上拉侧电路(在下文中被称为上拉缓冲器电路)相同的输出阻抗。
比较器CMP101的一个输入端子被连接至外部端子PIOI。基准电压Vref被施加给比较器CMP101的另一端子。因此，比较器CMP101将外部端子P101的电压电平Vpl01与基准电压Vref进行比较。然后，比较结果被传输到控制电路140。更加具体地说，如果外部电阻P101的电压电平低于基准电压Vref，那么比较器CMP101输出高电平信号。相反地，如果外部端子P101的电压电平高于基准电压Vref，那么比较器CMP101输出低电平信号。
例如，控制电路140包括计数器141。根据比较器CMP101的比较结果，计数值被增加或者减少。例如，如果从比较器CMP101输入高电平信号，那么控制电路通过各个时钟CLK增加计数器141的计数值。相反地，如果低电平信号被输入，那么通过各个时钟CLK，控制电路减少计数器141的计数值或者停止计数。然后，控制电路140根据计数值输出控制信号CN
(第一控制信号)或者CP
(第二控制信号)。注意的是，因为控制电路140根据比较器CMP101的比较结果输出各个控制信号，所以比较器CMP101和控制电路140能够被认为是一个控制单元CNTL101。此外，控制电路140将使能信号PEN输出至AND电路AND0至ANDn，和反相器电路IV101。注意的是，可以从输出阻抗调整电路100的外部控制电路中输入使能信号PEN。 AND电路AND0至ANDn的一个端子输入使能信号PEN。 AND电路ANDO至ANDn的另一个端子分别输入控制信号CN[O]至CN[n] 。 AND电路ANDO至ANDn的输出端子分别被连接至NMOS晶体管QN10至QNln的栅极。 反相器电路IV101的输入端子输入使能信号PEN。此外，反相器电路IV101的输出
7端子被连接至OR电路ORO至ORm的输入端子中的一个。反相器电路IV101输出信号PENB，信号PENB是反转的输入使能信号。S卩，OR电路ORO至ORm的输入端子中的一个输入具有与使能信号PEN相反的相位的信号PENB。 OR电路ORO至ORm的输入端子中的一个被连接至反相器电路INVlOl的输出端子。此外，OR电路ORO至ORm的另一个输入端子分别输入控制信号CP
至CP [m] 。 OR电路ORO至ORm的输出端子分别被连接至PMOS晶体管QPO至QPm的栅极。 外部端子P101被连接至复制电阻器Rr印U，所述复制电阻器Rr印U具有与被连接至输出缓冲器的传输线的特征阻抗相同的阻抗。注意的是，复制电阻器Rr印U是高精度电阻器。此外，复制电阻器Rr印U被连接至电源电压端子VDD并且被用作上拉电阻器。为了方便起见，代号"Rr印U"表示电阻器的名称并且还表示它的电阻值。 在下文中，解释上面的输出阻抗调整电路100的操作。注意的是，基准电压Vref应是1/2VDD。在初始状态，所有的控制信号CN[O:n]和CP[O:m]应是高电平。此外，使能信号PEN应是低电平。 在初始状态，使能信号PEN是低电平。因此，不管控制信号CN[O:n]的电平，从AND电路ANDO至ANDn输出至NMOS晶体管QN10至QNln的栅极的所有信号也是低电平。此外，作为使能信号PEN的反转信号的反转使能信号PENB变成高电平。因此，不管控制信号CN
的电平，从OR电路ORO至ORm输出至PMOS晶体管QPO至QPm的栅极的所有信号也是高电平。因此，NMOS晶体管QN10至QNln，以及PMOS晶体管QPO至QPm都处于截止状态。
因为所有的控制信号CN[O:n]是高电平，所有的NMOS晶体管QN20至QN2n处于导通状态。复制缓冲器电路120的阻抗是并联地连接的NMOS晶体管QN20至QN2n的导通电阻的组合电阻。因此，在此种初始条件下的复制缓冲器电路120的阻抗是极其地低。因此，外部端子P101的电势电平被减少到基准电压Vref以下。 例如，因为外部端子PIOI的电势电平低于基准电压Vref，所以比较器CMP101输出高电平信号。响应于来自于比较器CMPIOI的高电平信号，控制电路140的计数器141与时钟CLK同步并且增加计数值。根据计数值中的增加，控制信号CN[O]至CN[n]从高电平变成低电平。 更加具体地说，例如，如果计数值是"O"，那么所有的控制信号CN[O]至CN[n]是高电平。然而，当计数值变成"l"时，控制信号CN[O]变成低电平。此外，当计数值变成"2"时，控制信号CN[l]变成低电平。此外，当计数值变成"3"时，控制信号CN[2]变成低电平。因此，每次计数值被增加时，处于低电平的控制信号CN[O]至CN[n]的数目增加。
通过这些控制信号CN[O:n] ，NMOS晶体管QN20至QN20n顺序地进入截止状态。随着处于截止状态中的晶体管的数目增加，复制缓冲器电路120的阻抗增加。然后，当复制缓冲器电路120的阻抗变成与复制电阻器Rr印U相同的电阻值Rr印U时，外部端子P101的电压VplOl变成1/2VDD。因此，电压VplOl和基准电压Vref相匹配。然后，比较器CMP101的输出信号被反转为低电平。响应于来自于比较器CMPIOI的低电平信号，这时控制电路140停止对计数器141进行增加，并且固定控制信号CN
的值。注意的是，计数器141的值还被重置。 然后，在固定控制信号CN
的值之后，控制电路140将使能信号PEN设置为高电平。如果使能信号PEN变成高电平，那么被输出至AND电路ANDO至ANDn的画OS晶体管QN10至QNln的栅极的信号具有与控制信号CN
相同的值。复制缓冲器电路110和120具有相同的电路构造。因此，复制缓冲器电路110的阻抗也是电阻值Rr印U。因为复制缓冲器电路110和120的阻抗变成相同的电阻值Rr印U，所以组合的电阻值是1/2Rr印U。因此，外部端子P101的电压Vpl01被再次减少到基准电压Vref以下。 另一方面，如果使能信号PEN变成高电平，那么从反相器电路IV101输出的反转使能信号PENB变成低电平。在初始阶段，因为所有的控制信号CP[O:m]是高电平，所以即使反转使能信号PENB变成低电平，从0R电路0R0至0Rm输出至PM0S晶体管QP0至QPm的栅极的所有信号是高电平。因此，所有的NM0S晶体管QN10至QNln以及PM0S晶体管QP0至QPm是处于截止状态中。 如上所述，因为电压Vpl01被减少到基准电压Vref以下，所以比较器CMP101的输出信号再次变成高电平。因此，控制电路140的计数器141再次与时钟CLK同步并且增加计数值。然后，与控制信号CN[O]至CN[n] —样，通过计数值的增加，控制信号CP[O]至CP[m]顺序地从高电平变成低电平。 更加具体地说，例如如果计数值是"O"，那么所有的控制信号CP[O]至CP[m]是高电平。然而，当计数值变成"l"时，控制信号CP[O]变成低电平。此外，当计数值变成"2"时，控制信号CP[O]至CP[l]变成低电平。此外，当计数值变成"3"时，控制信号CP
至CP[2]变成低电平。因此，每次计数值被增加时，处于低电平的控制信号CP[O]至CP[m]的数目增加。 通过这些控制信号CN[O :m] ， PMOS晶体管QPO至QPm顺序地进入导通状态。随着处于导通状态中的晶体管的数目增加，复制缓冲器电路130的阻抗被减少。然后，当复制缓冲器电路130的阻抗变成与复制电阻器Rr印U相同的电阻值Rr印U时，外部端子P101的电压Vp 101变成1/2VDD。这是因为复制电阻器Rr印U和复制缓冲器电路130的组合电阻是1/2Rr印U，其与复制缓冲器电路110和120的组合电阻值相同。因此，电压VplOl和基准电压Vref相匹配。然后，比较器CMPIOI的输出被反转为低电平。响应于来自于比较器CMP101的低电平信号，这时控制电路140停止对计数器141进行增加，并且固定控制信号CP[O:m]的值。注意的是，计数器141的值也被重置。 这些固定的控制信号CN[O:n]至CP[O:m]分别被传输到下拉缓冲器电路和上拉缓冲器电路。因此，根据这些控制信号CN[O:n]至CP
，输出缓冲器能够生成输出阻抗。结果，输出缓冲器的输出阻抗和传输线的特征阻抗能够被匹配。 图4和图5中的输出阻抗调整电路1和2均要求两对具有计数器的控制电路和比较器。然而，第一示例性实施例的输出阻抗调整电路100能够由一对比较器CMPIOI和控制电路140组成。S卩，仅要求一对比较器和控制电路并且从而减少电路面积。此外，与输出阻抗调整电路2 —样，仅要求一个外部端子。因此，外部端子的数目还能够被最小化。
尽管在上述示例中，基准电压Vref的电压值是1/2VDD，其不限于此，而是还可以是例如1/3VDD、2/3VDD。此外，在上述示例中，复制缓冲器电路110和120具有相同的构造，然而被包括在其中的晶体管的尺寸可以是不同的。然后当相同的控制信号CN[O:n]被输入时，复制缓冲器电路110和120具有相互不同的阻抗。
[第二示例性实施例] 在下文中，参考附图详细地描述合并本发明的具体的第二示例性实施例。图2是根据第二示例性实施例的输出阻抗调整电路200的构造的示例。如图2中所示，输出阻抗调整电路200包括复制缓冲器电路110和130、控制电路140、比较器CMP101、基准电压生成电路250、以及外部端子P101。在图2中，具有与图1中相同的代号的组件显示与图1中的那些相同或者相似的组件。与第一示例性实施例不同的是，输出阻抗调整电路200包括具有要被提供给比较器101的可变基准电压的基准电压生成电路250，并且消除了复制缓冲器电路120、 AND电路组、以及OR电路组。其它的构造与第一示例性实施例的相同，因此在本示例性实施例中主要描述了上述的不同点。 基准电压生成电路250包括PMOS晶体管QP251和QP252、 NMOS晶体管QN251和QN252、电阻器R251至R254、以及反相器电路IV251至IV253。 对于PMOS晶体管QP251，源极被连接至电源电压端子VDD，漏极被连接至电阻器R251的一端，并且栅极被连接至节点B。对于PMOS晶体管QP252，源极被连接至电源电压端子VDD，漏极被连接至电阻器R252的一端，并且栅极被连接至反相器电路IV252的输出端子。对于NMOS晶体管QN251，漏极被连接至电阻器R253的一端，源极被连接至接地电压端子VSS，并且栅极被连接至反相器电路IV251的输出端子。对于NM0S晶体管QN252，漏极被连接至电阻器R254的一端，源极被连接至接地电压端子VSS，并且栅极被连接至反相器电路IV253的输出端子。 对于电阻器R251， 一个端子被连接至PM0S晶体管QP251的漏极，并且另一端子被连接至节点A。对于电阻器R252， 一个端子被连接PM0S晶体管QP252的漏极，并且另一个端子被连接至节点A。对于电阻器R253， 一个端子被连接NM0S晶体管QN251的漏极，并且另一个端子被连接至节点A。对于电阻器R254， 一个端子被连接NMOS晶体管QN252的漏极，并且另一个端子被连接至节点A。电阻器R251和R253的电阻值的比率是1 : 2。电阻器R252和R254的电阻值的比率是2 : 1。 对于反相器电路IV251，输入端子被连接至节点B，并且输出端子被连接至NMOS晶体管QN251的栅极和反相器电路IV253的输入端子。对于反相器电路IV252，输入端子被连接至节点B，并且输出端子被连接至PMOS晶体管QP252的栅极。对于反相器电路IV253，输入端子被连接至反相器电路IV251的输出端子，并且输出端子被连接至NMOS晶体管QN252的栅极。 注意的是，节点A被连接至比较器CMPIOI的另一端子。因此，比较器CMPIOI将节点A的电势Va与外部端子P101的电压VplOl进行比较。此夕卜，来自于控制电路140的控制信号PCN被施加到节点B。因此，如果控制信号PCN是低电平，那么PMOS晶体管QP251和NMOS晶体管QN251进入导通状态，并且PMOS晶体管QP252和NMOS晶体管QN252进入截止状态。相反地，如果控制信号PCN是高电平，那么PMOS晶体管QP252和NMOS晶体管QN252进入导通状态，并且PMOS晶体管QP251和NMOS晶体管QN251进入截止状态。
控制信号CN[O]至CN[n]分别被直接地输入至复制缓冲器电路110的NMOS晶体管QN10至QNln的栅极。此外，控制信号CP[O]至CP[m]被直接地输入至复制缓冲器电路130的PMOS晶体管QPO至QPm的栅极。 控制电路140将控制信号PCN施加到节点B。然后，控制信号PCN控制由基准电压生成电路250生成的基准电压。此外，与第一示例性实施例一样，比较器CMP101和控制电路140能够被视为是一个控制单元CNTLIOI。
10
外部端子P101被连接至复制电阻器Rr印U和Rr印D，所述复制电阻器Rr印U和Rr印D具有与被连接至输出缓冲器的传输线的特征阻抗相同的阻抗。复制电阻器Rr印U和Rr印D都是高精度电阻器。复制电阻器Rr印U被连接至电源电压端子VDD，并且复制电阻器Rr印被连接至接地电压端子VSS。因此，复制电阻器Rr印U被用作上拉电阻器，并且复制电阻器Rr印D被用作下拉电阻器。注意的是，复制电阻器Rr印U和Rr印D具有相同的电阻值。为了方便起见，代号"R251"至"R254"、"Rr印U"、以及"Rr印D"表示电阻器名称，并且还表示它们的电阻值。 在下文中，解释以上的输出调整电路200的操作。在初始状态，所有的控制信号CN[O:n]和CP[O:m]应是高电平。 首先，控制电路140将控制信号PCN设置为高电平。如果控制信号PCN是高电平，那么PM0S晶体管QP252和NM0S晶体管QN252进入导通状态。因为R252 : R254 = 2 : 1，所以节点A的电势是1/3VDD。 另一方面，由于在初始状态时，所有的控制信号CN[O:n]是高电平，所以所有的NM0S晶体管QN0至QNn都处于导通状态中。在此种初始条件下的复制缓冲器电路120的阻抗是极其低的。因此，外部端子P101的电势Vpl01被减少到1/3VDD以下。
例如，因为外部端子P101的电势电平低于基准电压1/3VDD，所以比较器CMP101输出高电平信号。响应于来自于比较器CMP101的高电平信号，控制电路140的计数器141与时钟CLK同步并且增加计数值。然后，与第一示例性实施例一样，控制电路140通过计数值的增加将控制信号CN[O]至CN[n]从高电平依次变成低电平，从而增加要成为低电平的信号的数目。 通过这些控制信号CN[O:n] ， NMOS晶体管QN10至QNln顺序地进入截止状态。随着处于截止状态中的晶体管的数目增加，复制缓冲器电路110的阻抗增加。然后，当复制缓冲器电路110的阻抗变成与复制电阻器Rr印D相同的电阻值Rr印D时，外部端子PIOI的电压VplOl变成1/3VDD。这是因为复制电阻器Rr印D和复制缓冲器电路110的组合电阻是1/2R印D，并且组合电阻和复制电阻器Rr印U的电阻比率是2 : 1。因此，电压Vpl01和节点A的电压相匹配。然后，比较器CMP101的输出信号被反转为低电平。响应于来自于比较器CMPIOI的低电平信号，这时控制电路140停止对计数器141进行增加，并且存储控制信号CN[O:n]的值。注意的是，计数器141的值还被重置。 接下来，控制电路140将所有的CN
设置为低电平。因此，外部端子P101的电压Vpl01变成l/2VDD。同时，控制信号PCN被设置为低电平。如果控制信号PCN是低电平，那么PM0S晶体管QP251和NM0S晶体管QN251进入导通状态。因为R251 : R253 = 1 : 2，所以节点A的电势变成2/3VDD。 另一方面，因为在初始状态所有的控制信号CP[O:m]是高电平，所以所有的PMOS晶体管QPO至QPm处于截止状态。因此，电势Vpl01(l/2VDD)低于基准电压(2/3VDD)。因此，比较器CMP101再次输出高电平信号。响应于来自于比较器CMPIOI的高电平信号，控制电路140的计数器141与时钟CLK同步，并且增加计数值。然后，与第一示例性实施例一样，控制电路140通过计数值的增加将控制信号CP[O]至CP[m]从高电平依次变成低电平，从而增加了要成为低电平的信号的数目。通过这些控制信号CP[O:m] ， PMOS晶体管QPO至QPm顺序地进入导通状态。随着
11处于导通状态中的晶体管的数目增加，复制缓冲器电路130的阻抗减少。然后，当复制缓冲 器电路130的阻抗变成与复制电阻器Rr印U相同的电阻值Rr印U时，外部端子P101的电压 VplOl变成2/3VDD。这是因为复制缓冲器电路130和复制电阻器Rr印U的阻抗的组合电阻 与复制电阻器Rr印D之间的电阻值的比率是l : 2。因此，电压VplOl和节点A的电压相匹 配。然后，比较器CMPIOI的输出被反转为低电平。响应于来自于比较器CMPIOI的低电平 信号，这时控制电路140停止对计数器141进行增加，并且存储控制信号CP
的值。注 意的是，计数器141的值还被重置。 被存储的控制信号CN[O:n]和CP[O:m]分别被传输到下拉缓冲器电路和上拉缓冲 器电路。因此，根据这些控制信号CN[O:n]和CP[O:m]，输出缓冲器能够生成输出阻抗。结 果，输出缓冲器的输出阻抗和传输线的特征阻抗能够相匹配。 第二示例性实施例的输出阻抗调整电路200能够消除第一示例性实施例中的输 出阻抗调整电路100的复制电路120、 AND电路ANDO至ANDn、以及OR电路ORO至ORm。相 对于根据相关技术的输出阻抗调整电路1和2来说这是优点，并且电路面积能够被进一步 被减少。 注意的是，本发明不限于上述示例性实施例，而是在本发明的范围内能够适当地 进行修改。例如，在第一和第二示例性实施例中，响应于计数器141的增加，通过控制信号 CP[O:m]和CN[O:n]仅增加处于导通状态的PMOS晶体管QPO至QPm以及NMOS晶体管QNO 至QNn的数目。然而，作为其它的示例性实施例，根据控制信号CP[O:m]和CN[O:n]的各 个数字，可以对晶体管PMOS晶体管QPO至QPm以及NMOS晶体管QNO至QNn的导通电阻进 行加权。例如，对于复制缓冲器电路110而言，假定NMOS晶体管QNO的导通电阻值是"R"， NMOS晶体管QN1的导通电阻值是"2XR"，NM0S晶体管QN2的导通电阻值是"3 X R"，……， NMOS晶体管QNn的导通电阻值是"(n+l) XR"。这使能够将计数器141的(n+l)位计数值 用到CN[O:n]上。此外，与第一和第二示例性实施例相比较，能够减少NMOS晶体管QNO至 QNn的数目，其中响应于计数器141的增加，仅增加处于导通状态的NMOS晶体管QNO至QNn 的数目。 本领域的技术人员能够根据需要组合第一和第二示例性实施例。 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本
发明可以在权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示例。 此外，权利要求的范围不受到上述的示例性实施例的限制。 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
权利要求
一种阻抗调整电路，包括外部端子，外部电阻器被连接至所述外部端子；第一导电型的第一晶体管阵列，所述第一导电型的第一晶体管阵列被连接在所述外部端子和第一电源端子之间，并且通过响应于第一控制信号来调整阻抗从而改变所述外部端子的电压；第二导电型的第二晶体管阵列，所述第二导电型的第二晶体管阵列被连接在所述外部端子和第二电源端子之间，并且通过响应于第二控制信号来调整阻抗从而改变所述外部端子的电压；以及控制电路，所述控制电路根据所述外部端子的电压和基准电压之间的比较结果来指定所述第一控制信号，并且在与用于指定所述第一控制信号的时段不同的时段中指定所述第二控制信号。
2. 根据权利要求1所述的阻抗调整电路，其中，在指定所述第一控制信号之后指定所 述第二控制信号。
3. 根据权利要求2所述的阻抗调整电路，进一步包括第一导电型的第三晶体管阵列， 所述第一导电型的第三晶体管阵列被连接在所述外部端子和所述第一电源端子之间，其中，在指定所述第二控制信号之前，所述第三晶体管阵列响应于所述指定的第一控 制信号来调整阻抗。
4. 根据权利要求3所述的阻抗调整电路，其中，所述第三晶体管阵列具有与所述第一 晶体管阵列相同的构造。
5. 根据权利要求1所述的阻抗调整电路，其中，所述控制单元包括 比较电路，所述比较电路比较所述基准电压和所述外部端子的电压；以及控制电路，所述控制电路根据所述比较电路的比较结果指定所述第一控制信号和所述 第二控制信号。
6. 根据权利要求1所述的阻抗调整电路，其中，所述外部电阻器被连接在所述外部端 子和所述第二电源端子之间。
7. 根据权利要求1所述的阻抗调整电路，进一步包括基准电压生成电路，所述基准电 压生成电路生成所述基准电压，其中，所述基准电压生成电路在用于指定所述第一控制信号的时段中使用第一电势作 为所述基准电压，并且在用于指定所述第二控制信号的时段中使用第二电势作为所述基准 电压。
8. 根据权利要求7所述的阻抗调整电路，其中所述基准电压生成电路进一步包括被串联地连接在所述第一 电源端子和所述第二电 源端子之间的第一电阻器、第二电阻器以及第三电阻器、第四电阻器，根据所述第一电阻器和所述第二电阻器之间的电阻比，生成所述第一电势，并且 根据所述第三电阻器和所述第四电阻器之间的电阻比，生成所述第二电势。
9. 根据权利要求7所述的阻抗调整电路，其中 所述控制单元包括比较电路和控制电路，所述比较电路将第一 电压或者第二电压与所述外部端子的电压进行比较，并且 所述控制电路根据所述比较电路的所述第一电压和所述外部端子的电压之间的比较结果来指定所述第一控制信号，并且根据所述比较电路的所述第二电压和所述外部端子的 电压之间的比较结果来指定所述第二控制信号。
10. 根据权利要求7所述的阻抗调整电路，其中，所述外部电阻器包括 第五电阻器，所述第五电阻器被连接在所述外部端子和所述第二电源端子之间；以及 第六电阻器，所述第六电阻器被连接在所述外部端子和所述第一电源端子之间。
11. 一种调整阻抗调整电路的方法，所述阻抗调整电路包括 外部端子，外部电阻器被连接至所述外部端子；第一导电型的第一晶体管阵列，所述第一导电型的第一晶体管阵列被连接在所述外部 端子和第一电源端子之间；以及第二导电型的第二晶体管阵列，所述第二导电型的第二晶体管阵列被连接在所述外部 端子和第二电源端子之间，所述方法包括比较所述外部端子的电压和基准电压，以调整所述第一晶体管阵列的阻抗；以及然后，比较所述外部端子的电压和所述基准电压，以调整所述第二晶体管阵列的阻抗。
全文摘要
本发明提供了一种阻抗调整电路。该阻抗调整电路包括外部端子，该外部端子被连接至外部电阻器；第一导电型的第一晶体管阵列，该第一导电型的第一晶体管阵列被并联地连接在外部端子和第一电源端子之间，并且通过响应于第一控制信号来调整阻抗从而改变外部端子的电压；第二导电型的第二晶体管阵列，该第二导电型的第二晶体管阵列被并联地连接在外部端子和第二电源端子之间，并且通过响应于第二控制信号来调整阻抗从而改变外部端子的电压；以及控制电路，该控制电路根据外部端子的电压和基准电压之间的比较结果来指定第一控制信号，并且在与用于指定第一控制信号的时段不同的时段中指定第二控制信号。
文档编号H03K19/08GK101789780SQ20101000297
公开日2010年7月28日 申请日期2010年1月15日 优先权日2009年1月23日
发明者光明雅泰, 饭塚洋一 申请人:恩益禧电子股份有限公司