专利名称：低电压静态分频器集成电路芯片的制作方法
技术领域：
本发明涉及一种静态分频器集成电路芯片，特别是应用在高速低功耗通信系统中 的一种新型低电压静态分频器集成电路芯片。
背景技术：
目前，在无线通信系统及光纤通信系统中，分频器是必不可少的部分。在无线通信 系统中，作为频率综合器的一部分，为系统提供精确的振荡频率。在光纤通信系统中，作为 分接器及复 接器的重要组成部分，将传输的数据进行速率转换。随着集成电路工艺的改进， 静态分频器的工作频带以及工作频率上限都不断提高，已达到数千兆赫兹(GHz)，功耗也降 低到了毫瓦(mW)级，从而越来越多的应用在通信系统中。而二分频器是各种静态分频器的 核心部分，下面我们针对静态二分频的各种结构分析其功耗和工作速率等主要特性。传统的静态二分频器是由两个D型边沿触发器构成的主从式结构。每一个触发 器由传输和锁存两个部分组成，每个部分均采用共源结构的时钟开关，由N型金属-氧化 物-半导体场效应晶体管(NMOS)及电阻构成。通过两个互补的输入信号，控制两个D型触 发器分别工作在传输及锁存状态，使输出信号的频率为输入信号的一半，达到二分频功能。当提供较高的电源电压时，电路可以工作在较高的频率，但是由于其折叠式的 电路结构，需要的电压余度较大，所以必须保持较高的电源电压。如在文献Jingfeng Ding, Zhigong Wang, YinGHua Qiu, Gui Wang, En Zhu,"5GHz 0.25-μ mCMOS Static Frequency Divider",Microwave Conference Proceedings,2005. APMC2005. Asia-Pacific Conference Proceedings, Volume :2, page (s) :3, Dec. 2005.(参考文献[1])中，米用传统 的静态二分频器结构，利用0. 25微米的互补型金属-氧化物-半导体场效应晶体管(CMOS) 工艺，电源的电压为2. 5伏，其集成电路的最高工作频率为7GHz，功耗为5mW。通过改进分频器电路中的负载结构，可以提高电路工作的速度，目前主要有两种 负载结构。一种是将分频器的纯电阻负载更改为由P型金属_氧化物_半导体场效应晶体管 (PMOS)构成的阻值可以变化的动态负载。通过将时钟信号接到负载PMOS管的栅极，当D型 触发器工作在传输状态时，负载PMOS管工作在导通状态，阻值最小，提高电路工作速度；当 D型触发器工作在锁存状态时，负载PMOS管工作在截止状态，阻值最大，提高了输出幅度。 如文献 H. M. Wang，“ A 1. 8V 3mffl6. 8GHz frequency divider in 0. 25 μ m CMOS, “ IEEE International Solid-StateCircuits Conference, pp. 196-197, Feb. 2000.(参考文献 [2])中，采用动态负载结构的静态二分频器，利用0.25μπι的CMOS工艺，电源的电压为 1. 8V，最高工作频率为16. 8GHz，功耗为3mW。这种结构保持了较低的电源电压，同时工作速 率也有一定的提高。另一种是将单个电阻负载更改为多个电阻的分布式负载。如文献 Tai-ChengLee, Hua-Chin Lee, Keng-Jan Hsiao， Yen-Chuan Huang and Guan-Jun Chen， "A40-GHz Distributed-Load Static Frequency Divider，，. Asian Solid-StateCircuitsConference,pp. 205-208,Nov. 2005.(参考文献[3])中，采用分布式负载结构，利 用0. 13μπι的CMOS工艺，电源的电压为2V，最高工作频率为40GHz，功耗为10mW。同参考文 献2比较，这种结构的工作频率有了很大的提高，但是其缺点是需要很高的电源电压，功耗 也比较大。为了降低电源电压，可在动态负载结构的基础上，将触发器锁存部分的时钟开关 去掉，传输部分的时钟开关由共源结构改为共栅结构，不但减小了电路需要的电压余度，而 且时钟信号的直流电平也可以降低到零，降低了电路的复杂度。但是这种单共栅时钟开关 结构的锁存部分在电源电压降低到一定程度后，就不能工作，存在一个电源电压下限。如 文献 Wong, J. Μ. C.，Cheung，V. S. L，andLuong，H. C.，，，A 1-V2. 5_mw 5. 2-GHz frequency divider in a 0. 35- μ m CMOSprocess，，IEEE J. Solid-State Circuits，pp. 1643-1648， 2003,38,(10).(参考文献[4])中，采用单共栅时钟开关与动态负载结构，利用0. 35 μ m的 CMOS工艺，电源的电压为IV，最高工作频率为5. 2GHz，功耗为2. 5mW。将通信系统集成在一个芯片上已经成为一种趋势，分频器一般是工作在系统的最 高工作频率上，现有的结构需要较高的电源电压使之正常工作。所以，如何实现一种低电压 的高速分频器，成为一个重要的课题。
发明内容
本发明提出一种新的采用动态负载及全共栅时钟开关结构的静态分频器，在此结 构中触发器传输和保持部分的时钟开关结构都采用共栅结构。根据SMIC公司提供的0. 18 微米混合信号CMOS工艺进行的设计显示，本发明的低电压静态分频器集成电路芯片与其 他设计结构相比，在较低的电源电压下保持较高的工作频率。我们采用SMIC公司提供的0. 18微米混合信号CMOS工艺，设计了低电压静态分频 器集成电路芯片。和已经公开发表的结果相比，本设计采用的是动态负载和全共栅时钟开 关结构，可以在较低电源电压的情况下保持较高的工作频率。以下解释本发明的技术原理。为了在较低的电源电压下达到较高的工作频率，这就对静态分频器提出了较高的 要求。如金属_氧化物_半导体场效应晶体管(MOS)管的阈值电压使得传统结构的电源电 压不能无限降低，电路对寄生电容的敏感，以及分频器必须保证足够的输出幅度来驱动下 一级电路等。另外，为了实现高集成度，低成本，低功耗等要求，我们采用CMOS工艺。但是由于 CMOS工艺较低的截止频率的限制，为设计带来了很大挑战。本发明的电路拓扑图如
图1所示。PMOS 管 M5、M6 和匪OS 管 M1、M2、M9、Mltl、M13、M14 构成主触发器；PMOS 管 M7、M8 和匪OS 管M3、M4、M11, M12, M15, M16构成从触发器，两个触发器结构对称，构成闭合的主从式负反馈连 接。PMOS 管 M5, M6 (M7, M8)和 NMOS 管 M1、M2 (M3、M4)构成触发器的传输部分，NMOS 管 M14(M15)为控制传输部分的共栅结构时钟开关。NMOS管M9、M10 (M11, M12)为锁存部分，NMOS管M13(M16)为控制锁存部分工作的共栅 结构时钟开关。
NMOS管虬3、1114、M15、M16的栅极是偏置电压输入端，用来保证开关管正常工作。静态二分频器的工作原理为在同一时亥lj，当开关M14、M16打开时，开关M13、M15关 闭，主触发器工作在传输状态，将这一时刻的信号传输到主触发器的输出端，从触发器工作 在锁存状态，维持上一时刻的输出；当开关M14、M16关闭时，开关M13、M15打开，主触发器工作 在锁存状态，从触发器工作在传输状态。主从触发器分别工作在不同状态，输入信号电平 翻转两次，输出信号电平翻转一次，使输出信号的频率为输入信号的一半，达到二分频的功 能。下面具体介绍触发器各部分的技术原理。 1 3管礼^6魄^8)为分频器输出负载。负载阻值越小，分频器的最高工作频率 越高，但是阻值变小，输出信号的幅度也会降低，不能驱动下一级电路，所以我们采用PMOS 管构成动态负载由输入信号控制其阻值大小。PMOS管M5、M6的栅极与开关M14的源级接入正输入信号。当正输入信号电平为低 时，传输部分工作，PMOS管礼、M6工作在饱和区，阻值最小；当正输入信号电平为高时，锁存 部分工作，PMOS管M5、M6工作在截止区，阻值最大。PMOS管M7、M8的栅极与开关M15的源级接入负输入信号。当负输入信号电平为低 时，传输部分工作，PMOS管礼、M8工作在饱和区，阻值最小；当负输入信号电平为高时，锁存 部分工作，PMOS管M7、M8工作在截止区，阻值最大。NMOS管M1J2(M3、M4)为传输对管，其MOS管参数对分频器的工作性能有很大影响。NMOS管M9、M10 (M11, M12)为锁存对管，是交叉耦合的负阻结构，使输出信号维持幅 度，并保持到传输部分再次工作。作为对比，两种目前已经发表的电路拓扑结构，包括分布式负载结构以及单共栅 时钟开关结构，分别如图5、图6所示。同这两种结构相比，本结构的新颖性主要是采用“全 共栅时钟开关”结构，使传输和锁存部分均能在低电压时工作，降低了所需电源电压，并利 用动态负载保持较高的工作频率。案例分析为了证明本发明电路的可行性，我们采用SMIC 0. 18 μ mCMOS工艺，利用仿真工具 Cadence-SpectreRF 进行仿真。电路的仿真结果如图2、图3。在电源电压为0. 6V时可对16GHz信号二分频，当电 源电压降低为0. 5V后，可对14GHz信号二分频。设计的版图如图4所示。同其它已经发表的结果相比，本发明的性能列表如下。表1与已发表静态二分频器的性能比较
权利要求
1.一种低电压静态分频器集成电路芯片，其特征在于，其电路结构采用“动态负载”和 “全共栅结构时钟开关”。
2.按照权利要求项1所述的低电压静态分频器集成电路芯片，其特征在于，该低电压 静态分频器包括如下四个主要部分，第一部分四个P型金属-氧化物-半导体场效应晶体管(PMOS)管M5, M6, M7, M8 ； 第二部分四个N型金属-氧化物-半导体场效应晶体管(NMOQ管，包括M1, M2, M3,M4 ；第三部分四个NMOS晶体管，包括M9, M10, M11, M12 ； 第四部分四个NMOS晶体管，包括M13, M14, M15, M16。
3.按照权利要求项2所述的低电压静态分频器集成电路芯片，其特征在于，第一部分 包括的PMOS管M5, M6, M7, M8,用于构成动态负载，随触发器不同的工作状态改变负载阻值。
4.按照权利要求项2所述，第二部分包括NMOS管M1,M2,M3,M4,用于构成信号传输部分， 实现信号在触发器内的传输。
5.按照权利要求项2所述的低电压静态分频器集成电路芯片，其特征在于，第三部分 为锁存部分，包括NMOS管M9, M10, M11, M12，其中M9, M10和M11, M12分别构成交叉耦合的负阻结 构，完成触发器的锁存功能。
6.按照权利要求项2所述的低电压静态分频器集成电路芯片，其特征在于，第四部分 包括NMOS管M13，M14，M15，M16，用于构成共栅结构的开关，控制主从触发器不同的工作状态。
7.按照权利要求项3所述的低电压静态分频器集成电路芯片，其特征在于，利用动态 负载提高工作频率，以及提高输出幅度。
8.按照权利要求项6所述的低电压静态分频器集成电路芯片，其特征在于，采用全共 栅结构时钟开关结构，降低电源的工作电压。
全文摘要
本发明提供了一种新的低电压静态分频器集成电路芯片，涉及集成电路领域。和已经公开发表的其它结构(如分布式负载结构以及单共栅时钟开关结构)相比，本发明采用的是“全共栅时钟开关”结构，所述结构降低了电源电压，减小了功耗。同时，利用“动态负载”结构，提高了工作频率。电路全部由场效应管构成，降低了芯片面积。本发明采用0.18微米的混合信号金属-氧化物-半导体场效应晶体管工艺进行了设计验证，结果证明了本发明可行性。
文档编号H03K23/60GK102130678SQ20101002273
公开日2011年7月20日 申请日期2010年1月12日 优先权日2010年1月12日
发明者唐旭升, 姜楠, 黄风义 申请人:东南大学, 爱斯泰克(上海)高频通讯技术有限公司