专利名称：一种cmos超宽带预分频器的制作方法
技术领域：
本发明属于时钟分频技术领域，具体涉及一种基于CMOS工艺的，适用于超宽带频 率综合器锁相环路的新型预分频器结构。
背景技术：
随着宽带无线通信技术的发展，高性能时钟电路越来越成为这一技术深入发展的 瓶颈。高速预分频器作为频率综合器锁相系统中最为关键的模块之一，其主要功能就是将 系统最高时钟二分频，并且根据需要输出正交I、Q信号。此外，它可以将高速非50%占空 比信号二分频为50%占空比信号。它不仅决定了系统的最高工作频率，而且消耗了大部分 系统功耗。目前，CMOS工艺条件下的高速预分频器主要基于电流模式逻辑(CML)结构(或称 之为源极耦合逻辑(SCL))。这种结构的差分对称性质可以很好地兼容压控振荡器(VC0)的 差分输出，不仅如此，它对带内噪声具有很好的抑制作用。因此CML结构具有很大吸引力。但是传统的CML结构存在以下两大缺点(1)由于宽带通信系统中锁相环的参考时钟频率往往比较低，而这种结构预分频 器虽然可以工作在几吉赫兹到几十吉赫兹工作频段，但是不能工作在兆赫兹数量级频段， 这给参考时钟的选择带来了难度或给设计带来了一定程度的不便。(2)在高速应用中，这种结构的功耗随工作频率的提高而显著增大。
发明内容
本发明的目的在于提供一种基于CMOS工艺的，适用于超宽带频率综合器锁相环 路的新型预分频器结构，以拓宽电路的工作带宽，减小功耗。本发明提供的基于CMOS工艺的，适用于超宽带频率综合器锁相环路的预分频器 电路结构，该结构包括两个主从结构差分模拟D锁存器，两个D锁存器接成负反馈形式，输 入的差分信号，可以为正弦波，也可以为方波。其中，每个D锁存器的具体电路结构如图3 所示。本发明中，CK和压是输入差分信号，既可以是来自VC0的正弦信号，也可以是VC0 经缓冲器之后的方波信号。本发明中，一对差分NM0S管M7、M8构成逻辑部分，工作在时钟的跟随相，即CK信 号的正半周期，其栅极接输入信号；一对交叉耦合的正反馈NM0S管M5、M6构成锁存部分，工 作在时钟的锁存相，即CK信号的负半周期；一对PM0S管M2、M3构成一对动态负载，工作在 时钟的跟随相，与逻辑部分一起构成一种共源差分放大电路，提供一定增益；NM0S管M9构 成逻辑部分的动态偏置，工作在时钟的跟随相。本发明中，一对PM0S管Ml、M4构成另外一对动态负载，工作在时钟的锁存相。PM0S 管Ml、M4可以有效弥补低频段锁存相输出接点的漏电流损失，降低频率下限。本发明中，NM0S管M10构成锁存部分的动态偏置，工作在时钟的锁存相。NM0S管M10减小了输出节点的动态范围，有利于降低功耗。本发明所有信号工作在大摆幅时钟控制状态，因此采用大信号分析方法优化各个 管子。本发明仅提供定性的优化方法。首先分析逻辑部分NM0S管M7、M8，见图4。在上述方案中，为使输出迅速跟随输 入，要求(a)输入放大器要有一定增益；(b)输出节点，即NM0S管M7、M8的漏极RC时间常 数尽可能小。由于匪OS管M7、M8仅有一个导通，且工作于饱和区，不妨设NM0S管M7导通， NM0S管M8关闭。则PM0S管M3仅将输出节点01拉至电源电压VDD。而M2工作于线性区， 其导通电阻为 Ron,23= (u PC0XS23(VDD-1VTHP|)} 1其中P p为PMOS管的电导率；Q为PMOS管氧化层厚度；Vrap为PM0S管阈值电压。 S23为PM0S管M2、M3的宽长比。因此输出的正向峰值电平为电源电= VDD，负向峰值电平为Vp_ = VDD-ID,9R。n,23，其中ID,9为NM0S管M9的偏置电流，R。n,23为PM0S管M2或M3的导通电阻。因此， PM0S管M2、M3的宽长比S23与V之间存在折中，S23越大，Vp_越大。分析PM0S管M2、M3，见图4。根据大信号分析原理，如果电路要放大一个峰值为 Vp、频率为&的信号，则其转换速率(SR)必须满足SR 彡 Vp2 3i f0不妨设输出节点寄生电容为Q，则1 晋 >即丑叫23<分析NM0S管M9，见图4。上述方案中NM0S管M10为NM0S管M7、M8提供偏置。如 果Vp_较小，会使NM0S管M9进入线性区，减小了偏置电流，进而减小了 NM0S管M7、M8的跨 导，为保持性能，必然要求增大功耗。因此Vp_与功耗之间存在折中，Vp_越小，功耗越大。分析PM0S管Ml、M4、NM0S管M5、M6，见图5。在上述方案中，为使输出锁存，要求 输出节点RC时间常数尽可能大。与NM0S管M7、M8类似，NM0S管M5、M6仅有一个导通。为 使由PM0S管M1、M4、NM0S管M5、M6构成的正反馈电路满足起振条件，必须使gm,56R。n，14彡1。 此外，为有效弥补低频段锁存相输出接点的漏电流损失，PM0S管M1、M4必须提供足够电流。分析NM0S管M10，见图5。上述方案中M10工作于线性区，为M5、M6提供偏置，并 调节Vp_，优化功耗。在给定偏置电流ID,1(1的条件下，M10的宽长比S1(1与VDS,1(1成反比。因 此，S10与输出摆幅之间存在折中，S10越大输出摆幅越大。综上分析，本发明得出以下结论1.所有管子的宽长比大小定性关系宜为S9 > S78 > S23 > S14 > S10 > S56 ；其中，S9*M0S管M9的宽长比，S78为M0S管M7、M8的宽长比，S23为M0S管M2、M3 的宽长比，S14为M0S管M1、M4的宽长比，S10为M0S管的宽长比，S56为M0S管M5、M6的宽长 比。2.小的S1(l可以提高预分频器的高频性能。3.大的S14可以提高预分频器的低频性能。(注此结论已被硅片实测数据验证)有益效果
从上述技术方案可以看出，本发明具有以下有益效果1、利用本发明，可以有效拓宽预分频器的工作带宽；2、利用本发明，可以使预分频器工作在几百兆赫兹到几十吉赫兹频段；3、利用本发明，可以将频率为f、占空比非50%的信号转化为频率为0. 5f、占空比 为50%的信号。3、利用本发明，可以在功耗、噪声、宽带、速度等性能之间得到很好的折中；4、利用本发明，可以有效解决上述传统CML结构预分频器的两大缺点；5、利用本发明，可以为宽带无线通信系统，特别是超宽带(UWB)系统的设计带来 方便。
图1为传统CML结构的预分频器框图；图2为传统CML结构的预分频器时序图；图3为本发明提供的新型预分频器的具体电路图；图4为本发明提供的新型预分频器跟随相的关键电路图；图5为本发明提供的新型预分频器锁存相的关键电路图。
具体实施例方式下面结合附图对本发明进一步详细说明。图1为传统CML结构预分频器的结构框图。该结构包含两个主从结构差分D锁存 器，这两个锁存器接成负反馈形式，输入时钟为差分信号CK和玩，可以是正弦信号，也可以 是方波信号。输出两对正交差分信号01、沉和0Q、面。在时钟的正半周期，主锁存器工作 在跟随状态，其输出01、51跟随输入面、0Q ；从锁存器工作在锁存状态，其输出保持不变，为 前一个时钟相位的输出0Q、面。在时钟的负半周期，主锁存器工作在锁存状态，其输出保持 不变，为前一个时钟相位的输出01、沉；从锁存器工作在跟随状态，其输出0Q、面跟随输入 OI.OIo图2为图1的时序图，输出信号01、W和0Q、面相互正交，且其频率均为输入信号 CK、玩的一半。图3为本发明提供的新型预分频器的具体电路图。M0S管M7、M8构成逻辑部分， 工作在时钟的跟随相，即CK信号的正半周期，其栅极接输入信号；M0S管M5、M6构成锁存部 分，工作在时钟的锁存相，即CK信号的负半周期；M0S管M2、M3构成一对动态负载，工作在 时钟的跟随相，与逻辑部分一起构成一种共源差分放大电路，提供一定增益；M0S管M9构成 逻辑部分的动态偏置，工作在时钟的跟随相。M0S管M1、M4构成另外一对动态负载，工作在 时钟的锁存相。M0S管Ml、M4可以有效弥补低频段锁存相输出接点的漏电流损失，降低频 率下限。M0S管M10构成锁存部分的动态偏置，工作在时钟的锁存相。M0S管M10减小了输 出节点的动态范围，有利于降低功耗。图4为本发明提供的新型预分频器跟随相的关键电路图。此时M0S管M7或M8工 作、M0S管M2、M3、M9工作，其余管子均不工作。此电路构成放大器，使输出跟随输入。图5为本发明提供的新型预分频器锁存相的关键电路图。此时M0S管M5或M6工作、M0S管M1、M4、M10工作，其余管子均不工作。此电路构成正反馈结构，锁存输出信号，使 其保持不变。M0S管M1、M4用于弥补低频段锁存相输出接点的漏电流损失，拓宽频率下限。 M0S管M10用于调节输出节点摆幅，节省功耗。
权利要求
一种CMOS超宽带频率综合器锁相环路的预分频器结构，其特征在于，该结构包括两个主从结构差分模拟D锁存器，两个D锁存器接成负反馈形式，输入为差分信号，该差分信号为正弦波或者为方波。
2.根据权利要求1所述的CMOS超宽带频率综合器锁相环路的预分频器结构，其特征在 于NMOS管M7、M8构成逻辑部分，工作在时钟的跟随相，即CK信号的正半周期，其栅极接输 入信号；NMOS管M5、M6构成锁存部分，工作在时钟的锁存相，即CK信号的负半周期；PMOS管 M2、M3构成一对动态负载，工作在时钟的跟随相，与逻辑部分一起构成一种共源差分放大电 路，提供一定增益；NMOS管M9构成逻辑部分的动态偏置，工作在时钟的跟随相。
3.根据权利要求2所述的CMOS超宽带频率综合器锁相环路的预分频器结构，其特征在 于PMOS管M1、M4构成另外一对动态负载，工作在时钟的锁存相。
4.根据权利要求3所述的CMOS超宽带频率综合器锁相环路的预分频器结构，其特征在 于PMOS管MlO构成锁存部分的动态偏置，工作在时钟的锁存相。
5.根据权利要求4所述的CMOS超宽带频率综合器锁相环路的预分频器结构，其特征在 于根据大信号分析方法，定性地给出了管子尺寸关系如下S9〉S78〉S23〉S14〉S10〉S56 ；其中，S9 SMOS管M9的宽长比，S78为MOS管M7、M8的宽长比，S23为MOS管M2、M3的宽 长比，S14为MOS管Ml、M4的宽长比，Sltl为MOS管的宽长比，Sre为MOS管M5、M6的宽长比。
全文摘要
本发明属于时钟分频技术领域，具体为一种CMOS超宽带频率综合器锁相环路的预分频器结构。该预分频器由两个主从结构差分模拟D锁存器构成，其中，每个D锁存器有一对差分NMOS管作为逻辑部分、一对交叉耦合的正反馈NMOS管作为锁存部分、两对分别工作于正反时钟相位的互补PMOS管作为动态负载和一对时钟控制NMOS管分别作为逻辑部分和锁存部分的动态偏置。本发明通过减小跟随相位输出节点的RC常数、增大锁存相位输出节点的RC常数、减小内部信号摆幅和补偿锁存相位的漏电流损失的等优化方法拓宽电路的工作带宽，其上下限频率比可达100左右。本发明电路同时具备低功耗、低噪声、宽带、高速等性能。
文档编号H03L7/18GK101800542SQ20101012190
公开日2010年8月11日 申请日期2010年3月11日 优先权日2010年3月11日
发明者梅年松, 洪志良, 陆波, 陈虎 申请人:复旦大学