专利名称：一种逐次逼近模数转换器的制作方法
技术领域：
本发明涉及一种CMOS集成电路的设计，具体涉及一种逐次逼近模数转换器的电 路设计，通过改进其电容阵列的连接结构与方式，实现低功耗、高匹配度、低寄生、低面积间 的折中。
背景技术：
现在的电路应用中，模数转换一直是电路的主要模块之一。逐次逼近模数转换器 是一种常用的低功耗模数转换器。而其中决定其速度、功耗、有效位等性能以及面积的重要 部分就是其中的电容阵列部分。在当今的技术环境下，医疗及个人便携式无线收发电子设备类产品不断发展，要 求电池能够支撑更长的时间，因此要求数字及模拟电路不断向低功耗方向发展。而数字电 路的大规模应用使当今的CMOS工艺向深亚微米发展，这样虽能有效降低数字电路的功耗， 但伴随电源电压的降低和特征尺寸的缩小，模拟电路模块的设计也变得越来越困难。高精度低功耗模数转换器已经成为了芯片中的关键技术，在所有模数转换器中逐 次逼近的功耗最低，是近几年在低电压低功耗较高精度领域占据主导的一种模数转换方 式。它通过电容上开关的开启与关断将参考电平经过电容分配在输出端得到所需的电压 值。因此在逐次逼近模数转换器中电容阵列是至关重要的。在逐次逼近模数转换中只有在 电容分配电压时才会有电荷的流动，因此可以说电容阵列是近似静态而没有电荷流动的状 态，所以电容阵列功耗很低。对于逐次逼近模数转换器来说，如何精确地通过电容将参考电 平进行分压变得十分重要。如图2和图3所示，是两种传统的电容阵列的电容连接结构示意图。图2所示的 电容阵列连接方式(若单位电容以c表示，那么8c表示八个电容的并联，而非电容值的单 纯倍增，以下雷同)，由于电容数目逐级翻倍，造成器件面积很大；而图3所示的电容阵列连
接方式，虽然电容数目显著减少，但是中间电容为|c，即与单位电容成一定的比例关系，故
匹配性较差。
发明内容
基于以上背景技术介绍，本发明的目的是提出一种逐次逼近模数转换器，通过对其电容阵列的改进，实现低电压、低功耗、高性能的模数信号转换。本发明的目的，将通过以下技术方案来实现一种逐次逼近模数转换器，所述全差分结构的模数转换器内集成了至少两个相对 于比较器对称的电容阵列，其特征在于所述电容阵列内的电容分为三级数字信号输出 端的最高位至第五位设为第一级、第四位与第三位设为第二级，第二位与最低位设为第三 级——选定第一级电容中第七位的电容为单位电容，高于第七位的第m位电容为由2m_7个 单位电容并联而成，第六位和第五位的电容分别为由2个和4个单位电容串联而成，第二级和第三级的电容连接方式与第五位、第六位的相同，各级内每一位的电容相互并联，相邻两 级电容阵列间均串联有3个单位电容。进一步地，该电容阵列中所有电容均为相同大小形状且等值的正方形电容。本发明技术方案的应用实施较之于现有技术，其显著优点体现在通过对电容阵列内所有电容以分级连接的结构形式加以改进，能有效减少电容数 目，减小电容面积，提高匹配精度，从而实现该模数转换器低功耗、高匹配度、低寄生及低面 积间的折中。
图1是本发明实施例一逐次逼近模数转换器电路框图；图2是传统逐次逼近模数转换器电容阵列的一种电容连接结构示意图；图3是传统逐次逼近模数转换器电容阵列的另一种电容连接结构示意图；图4是本发明实施例电容阵列中各电容的连接结构图；图5是本发明实施例的SNR仿真示意图。
具体实施例方式以下便以本发明一优选实施例结合附图，详细描述本发明逐次逼近模数转换器的 结构特征及突出优点。如图1所示的本发明逐次逼近模数转换器的器件整体结构示意图。图示可见的 该lObit超低功耗逐次逼近模数转换器为全差分模数转换器，其常规器件结构包括比较器 (Comp)、相对比较器(Comp)两端对称的电容阵列(Capacitor array)、产生用于控制电容 阵列开关的信号和输出数据保存的寄存单元(SAR)，以及用于外部接收时钟信号后产生控 制比较器和寄存单元的信号。其中各端口说明如下Pin+, Pin-两个全差分输入信号；Vref 电容阵列所需要用到的参考电平；gclk:全局的时钟信号；grst 全局的清零信号；D9 DO 模数转换后的数字信号；read 读出信号，当其为高电平时将D9 D0 —起输出。其中的电容阵列(Capacitor array)即为本发明改进的重点，具体如图4所示的 电容阵列中各电容的连接结构图。由该图可以看到，每一位电容开关的控制信号都是逐次 逼近模数转换器的数字信号，而该电容阵列可以分为三级第一级是从D9到第D4;第二级 是从D3到D2 ；第三级是从D1到D0。第一级所拥有的位数最多，因此第一级电容数也最多。 为了在版图上达到较好的匹配，使用中间位数第七位D6的电容值作为单元电容，位数比其 小的电容用单元电容的串联实现，而比其位数大的电容用单元电容的并联实现。为了使每 两级间的串联电容尽可能少，经过多种电容连接方法比较之后发现使用图4的连接方式可 以使两级间串接电容数目最少而且与单元电容相同。具体来看第一级电容阵列中，高于第七位的第m位电容D7/D8/D9为由2m_7个单位电容并联 而成，第六位D5和第五位D4的电容分别为由2个和4个单位电容串联而成；
第二级电容阵列中，第四位D3和第三位D2的电容连接方式分别与第六位D5和第 五位D4相同；第三级电容阵列中，第二位Dl和第一位DO的电容连接方式也分别与第六位D5和 第五位D4相同。 如图5所示，是该IObit逐次逼近模数转换器仿真后电容阵列输出端的仿真示意 图。从理论上及试验上可见本发明的新型分级电容阵列组成的逐次逼近模数转换器，能够 实现57. 7dB, 140kHz的转换要求，且功耗在30 μ w以内。试验证明这种新型的电容阵列形 式可以很有效地进行模数转换，而且在电容大小、电容数目、匹配性以及寄生特性间做到了 很好的折中。综上所述的具体实施范例，对本发明的保护范围不构成任何限制。凡采用等同变 换或者等效替换而形成的技术方案，均落在本发明专利申请权利保护范围之内。
权利要求
一种逐次逼近模数转换器，所述全差分结构的模数转换器内集成了至少两个相对于比较器对称的电容阵列，其特征在于所述电容阵列内的电容分为三级数字信号输出端的最高位至第五位设为第一级、第四位与第三位设为第二级，第二位与最低位设为第三级——选定第一级电容中第七位的电容为单位电容，高于第七位的第m位电容为由2m-7个单位电容并联而成，第六位和第五位的电容分别为由2个和4个单位电容串联而成，第二级和第三级的电容连接方式与第五位、第六位的相同，各级内每一位的电容相互并联，相邻两级电容阵列间均串联有3个单位电容。
2.根据权利要求1所述的一种逐次逼近模数转换器，其特征在于所述电容阵列中所 有电容均为相同大小形状且等值的正方形电容。
全文摘要
本发明揭示了一种逐次逼近模数转换器，其内集成有电容阵列，其特征在于该电容阵列内的电容分为三级数字信号输出端的最高位至第五位设为第一级、第四位与第三位设为第二级，第二位与最低位设为第三级——选定第一级电容中第七位的电容为单位电容，高于第七位的第m位电容为由2m-7个单位电容并联而成，第六位和第五位的电容分别为由2个和4个单位电容串联而成，第二、三级的电容连接方式与第五、六位的相同，各级内每一位的电容相互并联，相邻两级电容阵列间均串联有3个单位电容。通过对电容阵列以分级连接的结构形式加以改进，能有效减少电容数目，减小电容面积，提高匹配精度，从而实现该模数转换器低功耗、高匹配度、低寄生及低面积间的折中。
文档编号H03M1/38GK101800551SQ20101014616
公开日2010年8月11日 申请日期2010年4月2日 优先权日2010年4月2日
发明者张耀辉, 金星 申请人:中国科学院苏州纳米技术与纳米仿生研究所