专利名称：与差动电路一起使用的负电容合成的制作方法
技术领域：
本发明的实施例涉及产生与差动电路一起使用的负电容的电路和方法。
背景技术：
为了提高差动信号路径的高频增益，可以使用图1的差动高通电路100。参考图 1，可以是金属氧化物半导体(MOS)晶体管的两个输入双极结型晶体管(BJT)Qa和Qb的输 入端上施加了差动输入信号。另一种说法，晶体管Qa和Qb (也称之为输入器件)接收一对 输入信号。在输入器件Qa和Qb的参考端(即，发射极或源极)之间连接了高通网络110， 以使输入信号的高频分量通过并阻挡输入信号的低频分量。该高通网络还提供偏置电流 反馈。在输入器件Ql和Qb的集电极(或漏极)和高电压线(Vsp)之间分别连接了负载_ a(load_a)和负载_b (l0ad_b)。在晶体管Qa的负载_a和集电极(或漏极)之间的节点处 以及在晶体管Qb的负载3和集电极(或漏极)之间的节点处提供了电路100的差动输出 (输出 _a (out_a)和输出 _b (out_b))。输入器件Qa和Qb和高通网络110提供了用于在负载_a和负载_b上产生输出电 压的高通跨导。因为高通网络110是差动地连接的，所以它对差动输出电压有贡献而无需 在输出_a和输出_b处添加共模信号。通过Ca、Cb和Cc示出的低电压线(Vsm，例如，地或一些其它低电压线，诸如但是 不局限于负电压线)的寄生电容(以虚线示出)使共模增益随着频率的增加而增加。如果 使用单个级100，则这是可以接受的。然而，当数个如此的级级联起来时，经常需要平衡具有 高频损耗的电缆，在较高频率处的上升增益会引起不希望有的共模性能，包括但是不局限 于共模振荡。试图抑制较高频率处的上升增益的一个方法是在负载_a和负载_b上设置电容器 (即，与负载_a和负载_b的每一个并联)。然而，这会抑制所期望的差动增益的增加。抑制较高频率处的共模增益的另一个解决方案是建立一个共模回路，该回路使用两个输出电压的和来检测差动输出处共模电压的增加。可以使用高增益放大器对这两个输 出电压的和和所要求的参考电压进行比较。还可以使用高增益放大器来调制偏置电流源， 并且有效地使寄生电容中诱发的电压为零，更一般地，提供共模反馈。然而，用这个解决方 案，因为高通网络110的带宽是极宽的，所以使反馈回路具有足够宽的带宽来跟随电流是 非常困难的。此外，当频率增加时，不能够消除注入电流的高频效应，由于电容阻抗随频率 的增加而减小，所以这些点处的电容电流是最严重的。
发明内容
本发明的某些实施例涉及与差动电路一起使用的一些方法，所述差动电路具有一 对输入和差动输出。在一个实施例中，在差动电路的差动节点之间产生负电容，从而减小了 差动节点处的差动电容，同时提高了差动节点处的共模电容。这可以通过在差动电路的差 动节点之间连接负电容电路来实现，从而在差动节点之间产生负电容。差动电路可以包括 许多差动节点，例如，包括差动电路的差动输出、差动电路的输入对以及差动电路的内部差 动节点。因此，可以在差动电路的差动输出之间连接负电容电路以致负电容电路与差动输 出并联。在另一个实施例中，可以在差动电路的输入对之间连接负电容电路，以致负电容电 路与输入对并联。在又一个实施例中，可以在差动电路的一对内部节点之间连接负电容电 路以致负电容电路与内部节点对并联。更一般地，有负电容电路连接在其间的差动节点可 以是能够影响差动电路的高频响应的任何高阻抗差动节点对。本发明的某些实施例可以与多个级联的差动级一起使用。这些实施例包括，在至 少两个差动级的每一个中，在差动级的差动节点之间产生负电容，从而减小差动节点处的 差动电容，同时提高差动节点处的共模电容。这可以在至少两个差动级的每一个中通过在 可以影响差动级的高频响应的任何高阻抗差动节点对之间连接负电容电路而实现。负电容 电路减少了在其它情况下因级联的差动级而导致的级联的差动级的共模增益的增加，同时 提高了级联的差动级的差动增益。在一个实施例中，每个级联的差动级是一个高通网络。本发明的各个实施例还涉及包括多个级联的差动级的电路，其中在多个级联的差 动级的第一个差动级的差动节点之间连接至少第一负电容电路，以及在多个级联的差动级 的第二个差动级的差动节点之间连接第二负电容电路。如此的负电容电路减弱了在其它情 况下因级联的差动级而导致的级联的差动级的共模增益的增加，同时提高了级联的差动级 的差动增益。在本发明的一个特定实施例中，多个级联的差动级包括至少三个差动级，并且 在多个级联的差动级中的每一个中连接了一个负电容电路。本发明的各个实施例还针对下述的负电容电路。本概要并非旨在概括本发明的所有实施例。从下述的详细说明、附图和权利要求 书，更多的和另外的实施例以及本发明的特征、方面和优点将变得更显而易见。
图1示出具有差动输入和差动输出的示例性均衡级，其中所述级具有差动增益和 共模增益。图2示出根据本发明的一个实施例以怎样的方式把补偿电容和负电容电路添加 到图1的级中以致减少了高频共模增益同时对差动增益具有可忽略的影响。
图3A是根据本发明一个实施例的负电容电路的电路图。图3B是根据本发明另外的实施例的负电容电路的电路图。图3C示出对图3A的负电容电路稍微修改了一下。图3D和3E是根据本发明再有的一些实施例的负电容电路的电路图。图4是图1的差动输入/差动输出高通级的电路图，其中添加了与差动输出并联 的图3A的负电容电路。图5示出了不同节点处的2端电容网络的一般视图。图6示出了所添加的、与图5的电容网络并联的本发明的一个实施例的负电容电路。附图中主要部件的标号
具体实施例方式参考图2，根据一个实施例，在级100中分别在输出out_a和低电压线Vsm之间以 及输出out_b和低电压线Vsm之间添加电容器Ca’和Cb’，以减少(并且最好防止)由寄生 电容Ca、Cb和Cc引入的高频共模电流。在该配置中，只要电容器Ca’和Cb，比Ca、Cb和 Cc大，即使在最高的频率下，共模信号的增益也将保持在单位一以下。在一个实施例中，Ca’ 和Cb’的每一个至少比Ca、Cb和Cc中最大的还要大十倍。这将保证在级联多个级100时， 共模增益不会增加到会由于高的共模增益而引起不稳定的地步。同时可以使用添加负载电容器Ca’和Cb’来控制共模增益，添加电容器Ca’和Cb’ 还导致在级100的差动响应中出现不希望有的极点。更具体地，这种极点会导致需要的高 频动增益的损失。根据本发明的一个实施例，为了补偿(并且较佳地防止)这个极点造成 高频差动增益的损失，在差动输出输出_a和输出_13上(S卩，之间)引入负电容电路202。 当如图2所示的那样添加负电容电路202时的目的是减少(并且最好完全或至少实质上否 定)由于电容器Ca’和Cb’引起的差动效应(即，分量)，同时提高由于Ca’和Cb’弓丨起的 共模效应(即，分量)。这可以通过减少(以及最好抵消)电容器Ca’和Cb’的差模电容同 时提高输出节点的共模电容而得到。在图3A和3B中示出根据本发明的一些实施例的负电 容电路202的细节。可以把有负电容电路的级100称为级100’。参考图3A，根据本发明的一个实施例的负电容电路202包括晶体管Q1、Q2、Q3和 Q4;连接在体管Q1、Q2、Q3和Q4的发射极和低电压线Vsm之间的偏置电流源(Ibias)；以及 电容器Cl和C2。负电容电路200的工作如下所述。在把输入电压施加到晶体管Q3和Q4的基极上之前，晶体管Ql和Q2使输入电压 偏移了基极_发射极电压(VBE)。这增加了可以施加于电路而晶体管Q3和Q4不会进入它 们的饱和区域(或在使用MOS晶体管情况下的三极管区域)的输入信号范围。此外，为了 增加在负电容电路202的晶体管中之一饱和之前可以施加到负电容电路202上的最大差动 输入信号，可以添加任选的二极管，如图3所示。仍参考图3A，晶体管Q4把施加于输出_b 端的电压的经偏移的副本施加于电容器Cl。然而，电容器电流流过晶体管Q4，并且出现在 输出端处。相似地，晶体管Q3把施加于输出_a端的电压的偏移副本施加于电容器C2， 并且电容器电流流过晶体管Q3，并且出现在输出_b端处。如此，当在负电容电路202的输 入端(这些端连接到级100的输出端输出_a和输出_b)之间施加电压差时，由于施加了差 动电压而流动的电流与相同的差动输入施加于电容器的情况中的电流相比出现了反向。然 而，当在负电容电路202的输入端(这些端连接到级100的输出端输出_a和输出_b)之间 施加共模电压时，在电容器Cl和C2两者中流过相同的电流，并且没有出现符号相反。
在上述方式中，负电容电路202抵消了不需要的差动电容，同时提高了共模电容， 因此改善了共模衰减。换一种说法，抵消了差模电容，同时提高了共模电容。在另外的实施例中，如图3B所示，可以使用MOS晶体管来实现负电容电路202。通过负电容电路202合成的阻抗还包括如果连接在敏感节点处则可能导致振荡 的负的实部。为了减小(以及最好抵消)阻抗的这种负的实部，任选地可使电阻器Rl和R2 与晶体管Ql和Q2的基极(或栅极)串联连接，图如3A(和图3B)所示。例如，电阻器Rl 和R2可以被实现成分立的电阻器、二极管连接式晶体管、金属氧化物半导体(MOS)电阻器， 但是不局限于这些。在上述各实施例中，把要抵消的差动电容连接到Vsm电压线。如果希望抵消连接 到Vsp电压线的差动电容，则可以使用图3D和3E所示的负电容电路202’。为了完整起见，图4是图1的差动均衡器级100的电路图，其中添加了与级100的 高阻抗输出并联的图3A的负电容电路202。使用图2和4来示出如何使用负电容电路202来减小(以及最好抵消)图1中所 引入的差动均衡器级100的差动电容，同时提高共模电容。现在将使用图5和6更详细地 说明差动电路500的2-端电容器网络，以及如何使用负电容电路202来减小(以及最好抵 消)差动电路500的差动电容，同时提高共模电容。参考图5，差动电路500的输入电容(Cin)具有差模电容(Cdiff)和共模电容Ccm 这两者。差模电容Cdiff= C/2) * (C3+C4)。共模电容Ccm = 2*C4。现在参考图6，示出与图5的差动电路并联连接的负电容电路202。负电容电路 202对差模电容=_((C1*C2)/(C1+C2))和共模电容=C1+C2进行合成。因此，在图6中，当 使负电容电路202与差动电路500并联时，净差模电容(Cdiff’)和净共模电容(Ccm’)如 下所示 Cdiff' = ((V2) * (C3+C4)) - ((C1*C2) / (C1+C2))，以及Ccm，= (2*C4)+C1+C2这使差模电容的抵消成为可能，同时提高了共模电容。如此，限制了高频共模增 益，同时提高了高频差模增益。根据一个实施例，Cl = C2。在如此的实施例中，负电容电路202将按照下式合 成差模电容和共模电容Cdiff = -(l/2)*(Cl)；以及Ccm = 2*Cl。再参考图6，假定Cl =C2，当使负电容电路202与差动输入/差动输出电路500并联时，差模电容Cdiff’ = ((72)*(C3+C4))-((1/2)*(C 1))，以及共模电容 Ccm，= (2*C4) + (2*C1)。再次，这能够抵 消差模电容，同时提高共模电容。本发明的实施例还涉及与具有差动节点的电路一起使用的一些方法，所述差动节 点诸如差动输入端、差动输出端以及差动内部节点。在一个实施例中，这种方法包括产生差 动节点之间的负电容电路从而减少差动节点处的差动电容，同时提高差动节点处的共模电 容。如上所述，这可以通过在差动节点之间连接负电容电路而实现。要连接负电容电路的 差动节点是可以影响电路的频率响应的任何高阻抗差动节点。例如，在上述参考图2和4 描述的实施例中，在差动级100的高阻抗差动输出之间连接负电容电路。然而，如果差动电 路的输入端(或内部节点)具有高阻抗，则可以在其它差动节点之间(例如，在差动电路的 差动输入之间)连接负电容电路(例如，202)。
上述说明是本发明的较佳实施例的说明。已经提供了这些实施例，目的为了示意 和说明，并不旨在没有遗漏或使本发明局限于所揭示的精确的形式。对于熟悉本领域的技 术人员来说，许多修改和变型都是显而易见的。选择和描述了一些实施例，以便最佳地描述 本发明的原理和其实践应用，从而使其它熟悉本领域的技术人员可以理解本发明。相信稍 微修改和变型都在本发明的精神和范围内。旨在通过下述权利要求书和它们的等效物来定 义本发明的范围。
权利要求
一种与具有一对输入和差动输出的差动电路一起使用的方法，包括在差动电路的差动节点之间产生负电容，从而减小差动节点处的差动电容，同时提高差动节点处的共模电容。
2.如权利要求1所述的方法，其特征在于，产生步骤包括在差动电路的差动节点之间 连接负电容电路，从而在差动节点之间产生负电容。
3.如权利要求2所述的方法，其特征在于，所述差动节点包括差动电路的差动输出，并 且连接步骤包括在差动电路的差动输出之间连接负电容电路以致负电容电路与差动输出 并联。
4.如权利要求2所述的方法，其特征在于，所述差动节点包括差动电路的所述一对输 入，并且连接步骤包括在差动电路的所述一对输入之间连接负电容电路以致负电容电路与 所述一对输入并联。
5.如权利要求2所述的方法，其特征在于，所述差动节点包括差动电路的一对内部节 点，并且连接步骤包括在差动电路的所述一对内部节点之间连接负电容电路以致负电容电 路与所述一对内部节点并联。
6.如权利要求2所述的方法，其特征在于，所述差动节点包括可影响差动电路的高频 响应的任何一对高阻抗差动节点。
7.一种与多个级联的差动级一起使用的方法，所述方法包括在至少两个差动级的每一个中，在差动级的差动节点之间产生负电容，从而减小差动 节点处的差动电容，同时提高差动节点处的共模电容。
8.如权利要求7所述的方法，其特征在于，在至少两个差动级的每一个中，产生步骤包括在可影响差动级的高频响应的任何一对 高阻抗差动节点之间连接负电容电路。
9.如权利要求8所述的方法，其特征在于，所述负电容电路减弱了在其它情况下因级 联的差动级而导致的级联的差动级的共模增益的增加，同时提高了级联的差动级的差动增益。
10.如权利要求8所述的方法，其特征在于，所述多个级联的差动级包括至少三个级联 的差动级。
11.如权利要求10所述的方法，其特征在于，连接步骤包括在至少三个级联的差动级 的每一个中连接所述负电容电路。
12.如权利要求10所述的方法，其特征在于，所述至少三个级联的差动级的每一个都 包括高通网络。
13.一种电路，包括 多个级联的差动级；连接在多个级联的差动级的第一个差动级的差动节点之间的第一负电容电路；以及 连接在多个级联的差动级的第二个差动级的差动节点之间的第二负电容电路。
14.如权利要求13所述的电路，其特征在于，所述负电容电路减弱了在其它情况下因 级联的差动级而导致的级联的差动级的共模增益的增加，同时提高了级联的差动级的差动增益。
15.如权利要求14所述的电路，其特征在于，多个级联的差动级包括多个级联的高通网络。
16.如权利要求13所述的电路，其特征在于，每个所述负电容电路包括第一晶体管(Ql)，所述第一晶体管具有控制端(基极或栅极)以及包括第一电流通路 端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第一晶体管(Ql) 的第一电流通路端(集电极或漏极)连接到第一电压线；第二晶体管(Q2)，所述第二晶体管具有控制端(基极或栅极)以及包括第一电流通路 端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第二晶体管(Q2) 的第一电流通路端(集电极或漏极)连接到第一电压线；第三晶体管(Q3)，所述第三晶体管具有控制端(基极或栅极)以及包括第一电流通 路端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第三晶体管 (Q3)的控制端(基极或栅极)连接到所述第一晶体管(Ql)的第二电流通路端(发射极或 源极)，以及所述第三晶体管(Q3)的第一电流通路端(集电极或漏极)连接到第二晶体管 (Q2)的控制端(基极或栅极)；第四晶体管(Q4)，所述第四晶体管具有控制端(基极或栅极)以及包括第一电流通 路端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第四晶体管 (Q4)的控制端(基极或栅极)连接到所述第二晶体管(Q2)的第二电流通路端(发射极或 源极)，以及所述第四晶体管(Q4)的第一电流通路端(集电极或漏极)连接到第一晶体管 (Ql)的控制端(基极或栅极)；第一偏置电流源(Ibias)，连接在第一晶体管(Ql)的第二电流通路端(发射极或源 极)和第二电压线之间；第二偏置电流源(Ibias)，连接在第二晶体管(Ql)的第二电流通路端(发射极或源 极)和第二电压线之间；第三偏置电流源(Ibias)，连接在第三晶体管(Q3)的第二电流通路端(发射极或源 极)和第二电压线之间；第四偏置电流源(Ibias)，连接在第四晶体管(Q4)的第二电流通路端(发射极或源 极)和第二电压线之间；第一电容器(Cl)，连接在第四晶体管(Q4)的第二电流通路端(发射极或源极)和第二 电压线之间；以及第二电容器(C2)，连接在第三晶体管(Q3)的第二电流通路端(发射极或源极)和第二 电压线之间。
17.如权利要求16所述的电路，其特征在于，所述第一和第二晶体管(Ql)和(Q2)的控 制端(基极或栅极)形成负电容电路的输入端。
18.如权利要求16所述的电路，其特征在于，每个所述负电容电路还包括包括第一电阻端和第二电阻端的第一电阻器(Rl)，第一电阻器(Rl)的第一电阻端连 接到第一晶体管(Ql)的控制端(基极或栅极)以及连接到第四晶体管(Q4)的第一电流通 路端(集电极或漏极)；以及包括第一电阻端和第二电阻端的第二电阻器(R2)，第二电阻器(R2)的第一电阻端连 接到第二晶体管(Q2)的控制端(基极或栅极)以及连接到第三晶体管(Q3)的第一电流通 路端(集电极或漏极)；其中第一电阻器(Rl)的第二电阻端和第二电阻器(R2)的第二电阻端形成负电容电路 的输入端。
19.如权利要求18所述的电路，其特征在于，所述第一电阻器(Rl)和第二电阻器(R2) 中的每一个都包括二极管连接式晶体管、分立的电阻器或金属氧化物半导体(MOS)电阻ο
20.一种负电容电路，包括第一晶体管(Ql)，所述第一晶体管具有控制端(基极或栅极)以及包括第一电流通路 端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第一晶体管(Ql) 的第一电流通路端(集电极或漏极)连接到第一电压线；第二晶体管(Q2)，所述第二晶体管具有控制端(基极或栅极)以及包括第一电流通路 端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第二晶体管(Q2) 的第一电流通路端(集电极或漏极)连接到第一电压线；第三晶体管(Q3)，所述第三晶体管具有控制端(基极或栅极)以及包括第一电流通 路端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第三晶体管 (Q3)的控制端(基极或栅极)连接到所述第一晶体管(Ql)的第二电流通路端(发射极或 源极)，以及所述第三晶体管(Q3)的第一电流通路端(集电极或漏极)连接到第二晶体管 (Q2)的控制端(基极或栅极)；第四晶体管(Q4)，所述第四晶体管具有控制端(基极或栅极)以及包括第一电流通 路端(集电极或漏极)和第二电流通路端(发射极或源极)的电流通路，所述第四晶体管 (Q4)的控制端(基极或栅极)连接到所述第二晶体管(Q2)的第二电流通路端(发射极或 源极)，以及所述第四晶体管(Q4)的第一电流通路端(集电极或漏极)连接到第一晶体管 (Ql)的控制端(基极或栅极)；第一偏置电流源(Ibias)，连接在第一晶体管(Ql)的第二电流通路端(发射极或源 极)和第二电压线之间；第二偏置电流源(Ibias)，连接在第二晶体管(Ql)的第二电流通路端(发射极或源 极)和第二电压线之间；第三偏置电流源(Ibias)，连接在第三晶体管(Q3)的第二电流通路端(发射极或源 极)和第二电压线之间；第四偏置电流源(Ibias)，连接在第四晶体管(Q4)的第二电流通路端(发射极或源 极)和第二电压线之间；第一电容器(Cl)，连接在第四晶体管(Q4)的第二电流通路端(发射极或源极)和第二 电压线之间；以及第二电容器(C2)，连接在第三晶体管(Q3)的第二电流通路端(发射极或源极)和第二 电压线之间。
21.如权利要求20所述的负电容电路，其特征在于，所述第一和第二晶体管(Ql)和 (Q2)的控制端(基极或栅极)形成负电容电路的输入端。
22.如权利要求20所述的负电容电路，其特征在于，还包括包括第一电阻端和第二电阻端的第一电阻器(Rl)，第一电阻器(Rl)的第一电阻端连 接到第一晶体管(Ql)的控制端(基极或栅极)以及连接到第四晶体管(Q4)的第一电流通路端(集电极或漏极)；以及包括第一电阻端和第二电阻端的第二电阻器(R2)，第二电阻器(R2)的第一电阻端连 接到第二晶体管(Q2)的控制端(基极或栅极)以及连接到第三晶体管(Q3)的第一电流通 路端(集电极或漏极)；其中第一电阻器(Rl)的第二电阻端和第二电阻器(R2)的第二电阻端形成负电容电路 的输入端。
23.如权利要求22所述的负电容电路，其特征在于，所述第一电阻器(Rl)和第二电阻 器(R2)中的每一个都包括二极管连接式晶体管、分立的电阻器或金属氧化物半导体(MOS) 电阻器。
全文摘要
这里提供了减少差动电路的差动节点处的差动电容同时提高差动节点处的共模电容的方法和电路，其中差动电路包括一对输入和差动输出。在差动电路的差动节点之间产生负电容，这可以通过在差动电路的差动节点之间连接负电容电路来实现。在一个实施例中，负电容电路与差动电路的差动输出并联连接。在另一个实施例中，负电容电路与差动电路的输入并联连接。在再另一个实施例中，负电容电路与差动电路的差动内部节点(即，除了输入和输出节点之外的节点)并联连接。
文档编号H03F1/08GK101902203SQ20101019366
公开日2010年12月1日 申请日期2010年5月28日 优先权日2009年5月29日
发明者P·J·莫尔, P·V·戈尔登 申请人:英特赛尔美国股份有限公司