专利名称：错误校正装置的制作方法
技术领域：
本发明有关于错误校正(error-correct)装置，特别有关于使用维特比 (Viterbi)算法的错误校正装置。
背景技术：
图1是光盘系统的示意图。在图1中，光学读取头(optical pickup)单元20从光 盘10撷取射频(radio frequency, RF)信号。撷取的射频信号被发送到信号处理单元30用 于下一步处理。处理的信号被提供到模拟数字转换器(analog-to-digital converter,以 下简称为ADC) 40以数字化为数字信号。数字信号被发送到锁相环(phase locked loop，以 下简称为PLL)处理单元50及有限脉冲响应(finite impulse response，以下简称为FIR) 均衡器60。FIR均衡器60对接收的信号执行均衡操作并将均衡信号输出到维特比侦测器 70用于数据解码。维特比侦测器70根据多个目标电平(target level)解码接收的信号并 产生维特比解码信号Viterbi_out。维特比解码信号Viterbi_out被解码器80解码后作为 最终数据输出。通常，当解码信号时维特比侦测器70会具有错误率。在这种情况下，若错误率过 大，则解码信号的结果不准确。
发明内容
为解决以上技术问题，特提供以下技术方案本发明实施方式提供一种错误校正装置，包含擦除单元，用于根据维特比算法中 多个路径度量的至少一个路径度量差产生至少一个逻辑信号，并产生擦除信息，其中擦除 信息表示维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据擦除信息 解码维特比解码信号。本发明实施方式另提供一种错误校正装置，包含擦除单元，用于根据来自多个选 择器级的选定中间部分级的逻辑信号产生擦除信息，其中擦除信息表示维特比解码信号的 至少一个位置的数据可靠性；以及解码器，用于根据擦除信息解码维特比解码信号。本发明实施方式另提供一种错误校正装置，包含第一侦测器，用于根据输入信号 产生第一二元数据；第二侦测器，用于根据输入信号产生第二二元数据；兼容性检查单元， 用于通过找到第一二元数据与第二二元数据之间不兼容性发生的至少一个位置以产生擦 除信息，其中擦除信息表示第一二元数据的至少一个位置的数据可靠性；以及解码器，用于 根据擦除信息解码第一二元数据。本发明实施方式另提供一种错误校正装置，包含维特比侦测器，用于解码第一输 入信号及第二输入信号，以产生第一二元数据及第二二元数据；擦除单元，用于通过找到第 一二元数据与第二二元数据之间不兼容性发生的至少一个位置以产生擦除信息，其中擦除 信息表示第一二元数据及第二二元数据的至少一个位置的数据可靠性；以及解码器，用于 根据擦除信息解码第一二元数据及第二二元数据的至少一个。
上述错误校正装置，可通过产生表示维特比解码信号的数据可靠性的擦除信息并 根据擦除信息解码维特比解码信号，来改善维特比解码器的错误校正能力。
图1是光盘系统的示意图。图2是使用维特比算法的错误校正装置的示意图。图3是分支度量产生器的示意图。图4是ACS单元的示意图。图5是幸存路径存储器的示意图。图6是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。图7是根据本发明实施方式的ACS单元的示意图。图8是根据本发明实施方式的擦除单元的示意图。图9是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其可 由图6所示的错误校正装置执行。图10是根据本发明实施方式的用于产生擦除信息的步骤S96的详细流程图。图11是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。图12是根据本发明实施方式的耦接擦除单元的幸存路径存储器的详细电路图。图13是根据本发明实施方式的从多个逻辑信号产生擦除信息的示意图。图14是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图11所示的错误校正装置执行。图15是根据本发明实施方式的用于产生擦除信息的步骤S146的详细流程图。图16是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。图17是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图16所示的错误校正装置执行。图18是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。图19是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图18所示的错误校正装置执行。
具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利 要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准 则。在说明书及权利要求书中所提及的“包含”为开放式的用语，因此，应解释成“包含但不 限定在”。此外，“耦接”一词在这里包含任何直接及间接的电气连接手段。因此，若文中描 述第一装置耦接于第二装置，则代表第一装置可直接电气连接在第二装置，或通过其它装 置或连接手段间接地电气连接到第二装置。图2是使用维特比算法的错误校正装置的示意图。错误校正装置200包含维特比 侦测器70及图1的解码器80。维特比侦测器70包含分支度量产生器72、加法比较选择 (add-compare-select,以下简称为ACS)单元74以及幸存路径存储器76。其功能将在下文
6详细描述。图3是分支度量产生器的示意图。在图3中，接收输入信号Yi以产生分支度量 (Yi+1)2、Yi2与(Yi-Ι)2。如图2所示，分支度量被发送到ACS单元74。图4是ACS单元 的示意图。在图4中，加法器401、402、403、404分别接收并使用分支度量(Yi+1)2、Yi2及 (Yi-I)2，分别将分支度量与缓冲器D中的路径度量相加以产生多个路径度量S20、S21、S22 与S23。比较器411比较路径度量S20及S21，并根据其比较结果输出第一决策比特P0;比 较器412比较路径度量S22及S23，并根据其比较结果输出第二决策比特P1。第一决策比 特PO控制选择器421以选择路径度量S20及S21中的一个作为路径度量ΡΜ0，以及第二决 策比特Pl控制选择器422以选择路径度量S22及S23中的一个作为路径度量PMl。第一决 策比特PO及第二决策比特Pl被发送到幸存路径存储器76。图5是幸存路径存储器的示意 图。如图5所示，幸存路径存储器76包含多个选择器级(路径)，每级可包含至少两个选择 器611及612与至少两个缓冲器601及602。起初，第一选择器级接收逻辑高信号“ 1”及逻 辑低信号“0”，且第一级中的每一选择器分别选择逻辑信号的一个，作为将发送到对应缓冲 器601/602的输出逻辑信号，其中上述选择是基于第一决策比特PO及第二决策比特Pl作 出。具体地，基于第一决策比特P0，第一级中的选择器611选择逻辑高信号“1”或逻辑低信 号“0”作为将储存在缓冲器601中的输出逻辑信号。类似地，基于第二决策比特P1，第一 级中的选择器612选择逻辑高信号“1”或逻辑低信号“0”作为将储存在缓冲器602中的输 出逻辑信号。储存在第一级中的缓冲器601及缓冲器602的逻辑信号被作为第二级的输入 逻辑信号。然后第二级以与第一级相同的方式工作，这样初始逻辑高信号“1”及逻辑低信 号“0”一级接一级地(stage-by-stage)被选择性地逐级(stage-by-stage)输出，以产生 维特比解码信号Viterbi_out。图6是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。错误 校正装置600包含维特比侦测器70及解码器80。维特比侦测器70包含分支度量产生器 72、ACS单元75、幸存路径存储器76以及擦除单元78。分支度量产生器72及幸存路径存 储器76的功能与前述的实施方式相同，为简洁起见这里不再描述。擦除单元78从ACS单 元75接收第一路径度量差S10、第二路径度量差S11、第一决策比特PO与第二决策比特P1， 并为解码器80产生擦除信息。解码器80基于擦除信息解码维特比解码信号Viterbi_0Ut 以产生解码数据。ACS单元75及擦除单元78的详细操作将在下文描述。图7是根据本发明实施方式的ACS单元的示意图。在图7中，路径度量S20及S21 被提供到减法器441，对路径度量S20及S21执行减法操作以计算它们之间的差(路径度 量差)。计算的路径度量差，或为正或为负，被进一步发送到乘法器451以决定其正值。获 取的正值SlO被发送到擦除单元78用于下一步处理。类似地，路径度量S22及S23被提供 到减法器442，对路径度量S22及S23执行减法操作以计算它们之间的差(路径度量差)。 计算的路径度量差，或为正或为负，被进一步发送到乘法器452以决定其正值。获取的正值 Sll被发送到擦除单元78用于下一步处理。乘法器451及452也可以是对路径度量差执行 绝对值操作的绝对值器，或任何其他可获取路径度量差的正值结果的单元。图8是根据本发明实施方式的擦除单元的示意图。在图8中，擦除单元78包含至 少两个比较器621及622及多个选择器级。选择器级与幸存路径存储器76相同，每级可包 含至少两个选择器611及612与至少两个缓冲器601及602。路径度量差SlO及Sll (都为
7正值)作为输入信号被提供给擦除单元78。比较器621将路径度量差SlO与阈值THa比 较并根据比较结果产生逻辑信号Li。若路径度量差SlO小于阈值THa，输出逻辑信号Ll将 为逻辑高“1”，若路径度量差SlO大于阈值THa，输出逻辑信号Ll将为逻辑低“0”。逻辑信 号Ll的逻辑高“1”输出是路径度量差SlO小于阈值THa的结果，其可暗示维特比解码信号 Viterbi_out的低数据可靠性。相反，逻辑信号Ll的逻辑低“0”输出是路径度量差SlO大 于阈值THa的结果，其可暗示维特比解码信号Viterbi_0Ut的高数据可靠性。类似地，比较 器622将路径度量差Sll与阈值THa比较并根据比较结果产生逻辑信号L2。若路径度量差 Sll小于阈值THa，输出逻辑信号L2将为逻辑高“ 1 ”，若路径度量差Sll大于阈值THa，输出 逻辑信号L2将为逻辑低“0”。基于此，两个逻辑信号Ll及L2被输出以作为第一选择器级 的输入逻辑信号，且多个选择器级根据第一决策比特PO及第二决策比特Pl选择性地输出 逻辑信号Ll及L2，从而产生擦除信息。如上文的描述，解码器80基于擦除信息解码维特 比解码信号Viterbi_0Ut以产生解码数据。请注意，本发明提出的ACS单元75、减法器441 及442与乘法器451及452可整合于擦除单元78之中。图9是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，可以 由图6所示的错误校正装置执行。首先，接收输入信号(步骤S90)。接着，根据输入信号 产生多个分支度量(步骤S92)。然后，根据分支度量产生多个路径度量并输出第一决策比 特及第二决策比特(步骤S94)。接下来，根据多个路径度量的差与第一及第二决策比特产 生擦除信息(步骤S96)。之后，根据第一及第二决策比特产生维特比解码信号Viterbi_ out (步骤S98)。然后，根据擦除信息解码维特比解码信号Viterbi_0Ut以产生解码数据 (步骤S100)。图10是根据本发明实施方式的用于产生擦除信息的步骤S96的详细流程图。 首先，根据多个路径度量产生第一路径度量差及第二路径度量差(步骤S960)。然后，决定 第一及第二路径度量差的正值(步骤S962)。接下来，通过将第一路径度量差与阈值比较产 生第一逻辑信号以及通过将第二路径度量差与阈值比较产生第二逻辑信号(步骤S964)。 接着，根据第一及第二决策比特选择性地输出第一及第二逻辑信号以产生擦除信息(步骤 S966)。如上文的实施方式描述，擦除单元78使用两个路径度量差，也就是第一路径度量 差SlO及第二路径度量差S11，为解码器80产生擦除信息。然而，擦除单元78也可以只使 用一个路径度量差产生擦除信息，也就是第一路径度量差SlO (只需第一决策比特P0)或第 二路径度量差Sll (只需第二决策比特Pl)。在这种情况下，分支度量产生器72、ACS单元 75、幸存路径存储器76与擦除单元78的每一个只需其一半(例如图式中的上半部分或下 半部分)以产生擦除信息及维特比解码信号Viterbi_0Ut。举例来说，分支度量产生器72 可以在接收输入信号Yi之后产生分支度量(Yi+Ι)2及Yi2，且ACS单元75可以只使用分支 度量(Yi+Ι)2及Yi2产生决策比特PO及第一路径度量差S10。擦除单元78也可以只使用第 一路径度量差SlO及第一决策比特PO产生擦除信息，且幸存路径存储器76可以只使用第 一决策比特PO产生维特比解码信号Viterbi_0Ut。更具体地，在擦除单元78的上半部分， 逻辑信号Ll及逻辑信号L2都被输入到选择器611，其中逻辑信号Ll可以参考第一路径度 量差SlO产生且逻辑信号L2可以是参考逻辑值。基于第一决策比特P0，选择器611选择逻 辑信号Ll或逻辑信号L2作为其将被储存在后续缓冲器601中的输出逻辑信号。或者，分支度量产生器72可以在接收输入信号Yi之后产生分支度量(Yi-I)2及Yi2,且ACS单元75可以只使用分支度量(Yi-I)2及Yi2产生决策比特Pl及第二路径度量差 Sll0擦除单元78也可以只使用第二路径度量差Sll及第二决策比特Pl产生擦除信息，且 幸存路径存储器76可以只使用第二决策比特Pl产生维特比解码信号Viterbi_0Ut。更具 体地，在擦除单元78的下半部分，逻辑信号L2及逻辑信号Ll都被输入到选择器611，其中 逻辑信号L2参考第二路径度量差Sll产生且逻辑信号Ll可以是参考逻辑值。基于第二决 策比特P1，选择器612选择逻辑信号L2或逻辑信号Ll作为其将被储存在后续缓冲器602 中的输出逻辑信号。 图11是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。错 误校正装置1100包含维特比侦测器70及解码器80。维特比侦测器70包含分支度量产生 器72、ACS单元74、幸存路径存储器76以及擦除单元79。分支度量产生器72、ACS单元74 以及幸存路径存储器76的功能与前述的实施方式相同，为简洁起见这里不再描述。如下文 描述，擦除单元79耦接于幸存路径存储器76以收集相关信号用于产生擦除信息，描述如 下。图12是根据本发明实施方式的耦接擦除单元的幸存路径存储器的详细电路图。在图 12中，擦除单元79耦接于选定选择器级并从此级的选择器收集输出逻辑信号。为擦除单元 79收集逻辑信号的选定选择器级优选位于多个级的中间部分。举例来说，若幸存路径存储 器76中存在10个选择器级，则擦除单元79可耦接于收集逻辑信号的10级的中间部分的 选定级以收集其逻辑信号。10级的中间部分范围可以从第4到第6选择器级，或甚至可以 从第3到第7级。然而，选择的级不可以为10级的太靠前或太靠后部分，例如第1、第2级、 或第9、或第10级。因在这些级的靠前部分中，信号的幸存路径选择尚未收敛，而在这些级 的靠后部分中，信号的幸存路径选择早已收敛，上述任何情况都不理想。收集的逻辑信号被 处理以产生擦除信息，如图13所描述。图13是根据本发明实施方式的从多个逻辑信号产 生擦除信息的示意图。在图13中，假定从选定选择器级收集的逻辑信号为S30到S3N，将逻 辑信号的逻辑值(1或0)相加以获取总和(如总逻辑值L_total)。在一个实施方式中，总 逻辑值L_total可直接用于决定擦除信息而无须使用比较器110及112与逻辑闸114。具 体地，总逻辑可直接与阈值比较。若总逻辑值L_total大于阈值，擦除信息则输 出逻辑高“1”，若总逻辑值L_total小于阈值，擦除信息则输出逻辑低“0”。在另一个实施 方式中，总逻辑值L_total可与两个阈值THb及THc比较以决定擦除信息，阐述如下。如图 13所示，比较器110将总逻辑值L_total与阈值THb比较以产生逻辑信号L3，而另一比较 器112将总逻辑值L_total与阈值THc比较以产生逻辑信号L4。逻辑闸114对逻辑信号L3 及L4执行逻辑操作以获取擦除信息。逻辑闸114的操作可以为OR操作，只要逻辑信号L3 及L4的一个表示为逻辑高“1”，擦除信息就输出逻辑高“1”;或者逻辑闸114的操作可以是 AND操作，仅当逻辑信号L3及L4都表示为逻辑高“1”时，擦除信息才输出逻辑高“ 1”;或者 逻辑闸114的操作可以是XOR操作，仅当逻辑信号L3与L4不同时，擦除信息才输出逻辑高 “1”。举例来说，阈值THb及THc可用于定义逻辑值的范围，总逻辑值L_total落在范围中 表示维特比解码信号Viterbi_0Ut的数据可靠性低。举例来说，若总逻辑小于 阈值THb，逻辑信号L3输出逻辑高“1”，若总逻辑值L_total大于阈值THb，逻辑信号L3则 输出逻辑低“0”;若总逻辑值L_total大于阈值THc，逻辑信号L4输出逻辑高“ 1”，若总逻辑 值L_total小于阈值THc，逻辑信号L4则输出逻辑低“0” ；阈值THb可以是6，阈值THc可 以是4，逻辑闸114的逻辑操作为AND操作。在这个方面，若总逻辑值L_total是5，高于阈值THc但低于阈值THb，则逻辑信号L3及L4可都为逻辑高“ 1，，且擦除信息作为逻辑高“ 1，， 输出，表示维特比解码信号Viterbi_0Ut的数据可靠性低。如上文所述，擦除单元79可耦接于多个级的中间部分的选定级以收集逻辑信号。 逻辑信号可从此级的选择器611及612收集，或从此级的缓冲器601及602收集。图14是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图11所示的错误校正装置执行。首先，接收输入信号(步骤S140)。接着，根据输入信 号产生多个分支度量(步骤S142)。然后，根据分支度量输出第一决策比特及第二决策比特 (步骤S144)。接下来，根据来自幸存路径存储器的中间部分的选定级的多个逻辑信号产生 擦除信息(步骤S146)。之后，根据第一及第二决策比特产生维特比解码信号(步骤S148)。 然后，根据擦除信息解码维特比解码信号以产生解码数据(步骤S150)。图15是根据本发 明实施方式的用于产生擦除信息的步骤S146的详细流程图。首先，将来自选定级的多个逻 辑信号的逻辑值相加以获取总逻辑值(步骤S160)。接下来，将总逻辑值与第一阈值比较以 获取第一逻辑信号以及将总逻辑值与第二阈值比较以获取第二逻辑信号(步骤S162)。接 着，在第一及第二逻辑信号之间执行逻辑操作以产生擦除信息(步骤S164)。图16是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。错 误校正装置1600包含维特比侦测器70、解码器80、第二侦测器130以及兼容性检查单元 140。维特比侦测器70包含分支度量产生器72、ACS单元74以及幸存路径存储器76。解码 器80包含解调器82及错误校正码(error-correcting code,以下简称为ECC)解码器84。 分支度量产生器72、ACS单元74以及幸存路径存储器76的功能与前述的实施方式相同， 为简洁起见这里不再描述。维特比侦测器70解码输入信号并将维特比解码信号Viterbi_ out (例如第一二元数据)输出到解码器80及兼容性检查单元140。第二侦测器130用于 解码输入信号以产生第二(secondary)解码信号(例如第二二元数据)。兼容性检查单元 140用于通过将维特比解码信号Viterbi_0Ut与第二解码信号比较以产生擦除信息，以找 到维特比解码信号Viterbi_0Ut与第二解码信号之间不兼容性发生的位置。也就是，若不 兼容性发生在维特比解码信号Viterbi_0Ut与第二解码信号的比特(位置)上，兼容性检 查单元140将通过将此比特视为擦除比特以产生擦除信息。基于此，兼容性检查单元140 根据比较结果产生擦除信息。然后解码器80根据擦除信息解码维特比解码信号Viterbi_
OUto第二侦测器130可以是用于通过截剪输入信号产生第二解码信号的截剪器。另 外，第二侦测器130也可以是与维特比侦测器70相同的维特比侦测器，但其使用不同的解 码参数。在上述的图16中，解码器80包含解调器82及ECC解码器84。本质上来说，解调 器82用于将二元维特比解码信号Viterbi_0Ut转换为字节格式并产生解调数据De_mod_ data。在数据解调期间，解调器82可产生其自身的擦除信息DejiiocLerasure。擦除信息 De_mod_erasure与解调数据De_m0d_data被发送到ECC解码器84，其根据擦除信息De_ mod_erasure解码解调数据De_m0d_data。这里，通过使用兼容性检查单元140，维特比解码 信号Viterbi_out的错误率可被减少。在一个实施方式中，由兼容性检查单元140产生的擦除信息可当作擦除信息De_ mod_erasure0在另一实施方式中，由擦除单元78产生的擦除信息也可当作擦除信息De_mod_erasure (当维特比侦测器70中配备图6中的擦除单元78时)。类似地，在另一实施方 式中，由擦除单元79产生的擦除信息也可当作擦除信息DejiiocLerasure (当维特比侦测器 70中配备图11中的擦除单元79时)。此外，在另一实施方式中，由擦除单元78产生的擦除 信息与由擦除单元79产生的擦除信息的逻辑操作也可当作擦除信息DejiiocLerasure (当 维特比侦测器70中配备擦除单元78及擦除单元79时)。另外，在ECC解码器84的解码 阶段期间，ECC解码器84也可产生自身的擦除信息，其被称为远距离码(long distance code，LDC)擦除信息LDC_erasure。擦除信息LDC_erasure可耦接回ECC解码器84以改善 ECC解码器84的效率。图17是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图16所示的错误校正装置执行。首先，由维特比侦测器解码输入信号以产生维特比解 码信号(步骤S170)。接着，由另一侦测器解码输入信号以产生第二解码信号(步骤S172)。 然后，通过找到维特比解码信号Viterbi_0Ut与第二解码信号之间不兼容性发生的位置以 产生擦除信息(步骤S174)。然后，根据擦除信息解码维特比解码信号(步骤S176)。图18是根据本发明实施方式的用于解码输入信号的错误校正装置的示意图。错 误校正装置1800包含维特比侦测器70及解码器80。维特比侦测器70包含分支度量产生 器72、ACS单元74以及幸存路径存储器76。分支度量产生器72、ACS单元74以及幸存路 径存储器76的功能与前述的实施方式相同，为简洁起见这里不再描述。在图18中，撷取 光盘(例如图1中的光盘10)的预定位置两次以获取第一及第二输入信号，以及维特比侦 测器70用于解码第一及第二输入信号以分别产生第一维特比解码信号Viterbi_0Utl及 第二维特比解码信号Viterbi_out2。第一维特比解码信号Viterbi_outl及第二维特比解 码信号Viterbi_0Ut2被发送到擦除单元77。擦除单元77通过找到第一维特比解码信号 Viterbi_outl与第二维特比解码信号Viterbi_out2之间不兼容性发生的位置以产生擦除 信息。也就是，若不兼容性发生在第一维特比解码信号Viterbi_0Utl与第二维特比解码信 号Viterbi_0Ut2的比特(位置)上，擦除单元77将通过将此比特视为擦除比特以产生擦 除信息。基于此，擦除单元77根据比较结果产生擦除信息。然后解码器80根据擦除信息 解码第一维特比解码信号Viterbi_outl与第二维特比解码信号Viterbi_out2并产生解码 数据。图19是根据本发明实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图18所示的错误校正装置执行。首先，撷取光盘的预定位置两次以获取第一及第二输 入信号(步骤S190)。接着，解码第一及第二输入信号以分别产生第一及第二维特比解码信 号(步骤S192)。然后，通过找到第一与第二维特比解码信号之间不兼容性发生的位置以产 生擦除信息(步骤S194)。然后，根据擦除信息通过解码第一或第二维特比解码信号以产生 解码数据(步骤S196)。如图18的实施方式中所述，撷取光盘的预定位置两次以获取第一及第二输入信 号。然而，在另一实施方式中，第二输入信号可不存在。换言之，仅撷取光盘的预定位置一 次以获取将由维特比侦测器70解码的第一输入信号。在这种情况下，维特比侦测器70可 使用第一解码参数解码输入信号以产生第一维特比解码信号Viterbi_0Utl，使用与第一解 码参数不同的第二解码参数再次解码输入信号以产生第二维特比解码信号Viterbi_out2。 然后，擦除单元77通过找到第一维特比解码信号Viterbi_0Utl与第二维特比解码信号
11Viterbi_out2之间不兼容性发生的位置以产生擦除信息。也就是，若不兼容性发生在第一 维特比解码信号Viterbi_0Utl与第二维特比解码信号Viterbi_0Ut2的比特(位置)上，擦 除单元77将通过将此比特视为擦除比特以产生擦除信息。基于此，擦除单元77根据比较 结果产生擦除信息。然后解码器80根据擦除信息解码第一维特比解码信号Viterbi_0Utl 或第二维特比解码信号Viterbi_0Ut2并产生解码数据。在另一实施方式中，第一及第二输 入信号可使用另一方法以产生擦除信息。举例来说，可解码第一输入信号并校正某些比特 以产生第一解码数据。接着，可解码第二输入信号以产生第一解码数据，第二解码数据的某 些比特表示低数据可靠性(某种擦除比特)。然后，可将第一解码数据中校正的比特覆盖到 第二解码数据的低数据可靠性比特的对应位置，第二解码数据剩下的低数据可靠性比特， 若存在，则被标记为擦除比特，并由此产生擦除信息。 虽然本发明已以较佳实施方式揭露如上，然其并非用于限定本发明，任何所属技 术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围 应以权利要求所界定的范围为准。
权利要求
1.一种错误校正装置，用于通过使用维特比算法解码输入信号以产生维特比解码信 号，该错误校正装置包含擦除单元，用于根据该维特比算法中多个路径度量的至少一个路径度量差产生至少一 个逻辑信号，并产生擦除信息，其中该擦除信息表示该维特比解码信号的至少一个位置的 数据可靠性；以及解码器，用于根据该擦除信息解码该维特比解码信号。
2.如权利要求1所述的错误校正装置，其特征在于，该擦除单元用于根据至少一个决 策比特，通过选择性地输出该至少一个逻辑信号或参考逻辑值，以产生该擦除信息。
3.如权利要求2所述的错误校正装置，更包含加法比较选择单元，用于提供该至少一个决策比特以及该维特比算法中的该多个路径度量。
4.如权利要求3所述的错误校正装置，更包含分支度量产生器，用于根据该输入信号产生多个分支度量，使得该多个路径度量是由 该加法比较选择单元根据该多个分支度量产生。
5.如权利要求2所述的错误校正装置，更包含幸存路径存储器单元，用于根据该至少一个决策比特产生该维特比解码信号。
6.如权利要求2所述的错误校正装置，其特征在于，该擦除单元包含多个选择器级，该多个选择器级中的每一个用于根据该至少一个决策比特选择性地输 出该至少一个逻辑信号或该参考逻辑值。
7.如权利要求1所述的错误校正装置，其特征在于，该擦除单元用于通过将该至少一 个路径度量差与预定阈值比较，以产生该至少一个逻辑信号。
8.如权利要求7所述的错误校正装置，其特征在于，当该至少一个路径度量差小于该 预定阈值时，该至少一个逻辑信号为逻辑高。
9.如权利要求1所述的错误校正装置，其特征在于，该至少一个逻辑信号包含第一逻 辑信号及第二逻辑信号，该至少一个路径度量差包含第一路径度量差及第二路径度量差， 以及该擦除单元用于根据该第一路径度量差及该第二路径度量差产生该第一逻辑信号及 该第二逻辑信号，并通过根据第一决策比特及第二决策比特选择性地输出该第一逻辑信号 或该第二逻辑信号，以产生该擦除信息。
10.如权利要求9所述的错误校正装置，更包含加法比较选择单元，用于提供该第一决策比特、该第二决策比特以及该维特比算法中 的该多个路径度量。
11.如权利要求10所述的错误校正装置，更包含分支度量产生器，用于根据该输入信号产生多个分支度量，使得该多个路径度量是由 该加法比较选择单元根据该多个分支度量产生。
12.如权利要求9所述的错误校正装置，更包含幸存路径存储器单元，用于根据该第一决策比特及该第二决策比特产生该维特比解码信号。
13.如权利要求9所述的错误校正装置，其特征在于，该擦除单元用于通过将该第一路 径度量差与预定阈值比较以产生该第一逻辑信号，以及通过将该第二路径度量差与该预定阈值比较以产生该第二逻辑信号。
14.如权利要求13所述的错误校正装置，其特征在于，当该第一路径度量差小于该预 定阈值时，该第一逻辑信号为逻辑高，以及当该二路径度量差小于该预定阈值时，该第二逻 辑信号为逻辑高。
15.如权利要求9所述的错误校正装置，其特征在于，该擦除单元包含多个选择器级，该多个选择器级中的每一个用于根据该第一决策比特及该第二决策比 特选择性地输出该第一逻辑信号或该第二逻辑信号。
16.一种错误校正装置，用于通过使用维特比算法解码输入信号以产生维特比解码信 号，该错误校正装置包含擦除单元，用于根据来自多个选择器级的选定中间部分级的多个逻辑信号产生擦除信 息，其中该擦除信息表示该维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据该擦除信息解码该维特比解码信号。
17.如权利要求16所述的错误校正装置，其特征在于，该多个逻辑信号从逻辑高信号 及逻辑低信号产生，该逻辑高信号及该逻辑低信号根据第一决策比特及第二决策比特由该 多个选择器级选择性地输出。
18.如权利要求17所述的错误校正装置，其特征在于，该擦除单元更用于计算该多个 逻辑信号的总和、通过将该总和与低阈值比较产生第一逻辑信号、通过将该总和与高阈值 比较产生第二逻辑信号、以及对该第一逻辑信号及该第二逻辑信号执行逻辑运算以产生该 擦除信息。
19.如权利要求16所述的错误校正装置，其特征在于，该擦除单元更用于计算该多个 逻辑信号的总和，以及通过将该总和与预定阈值比较以产生该擦除信息。
20.如权利要求17所述的错误校正装置，更包含幸存路径存储器单元，具有多个选择器级，该幸存路径存储器单元用于根据该第一决 策比特及该第二决策比特使用该多个选择器级产生该维特比解码信号。
21.如权利要求20所述的错误校正装置，更包含分支度量产生器，用于根据该输入信号产生多个分支度量；以及加法比较选择单元，用于提供选择该多个路径度量的该第一决策比特及该第二决策比 特，其中该多个路径度量根据该多个分支度量产生。
22.—种错误校正装置，包含第一侦测器，用于根据输入信号产生第一二元数据；第二侦测器，用于根据该输入信号产生第二二元数据；兼容性检查单元，用于通过找到该第一二元数据与该第二二元数据之间不兼容性发生 的至少一个位置以产生擦除信息，其中该擦除信息表示该第一二元数据的该至少一个位置 的数据可靠性；以及解码器，用于根据该擦除信息解码该第一二元数据。
23.如权利要求22所述的错误校正装置，其特征在于，该第一侦测器是维特比侦测器， 用于通过使用维特比算法产生该第一二元数据，以及该第二侦测器是截剪器，用于通过截 剪该输入信号以产生该第二二元数据。
24.如权利要求22所述的错误校正装置，其特征在于，该第一侦测器及该第二侦测器都是维特比侦测器，用于通过使用不同解码参数的维特比算法，分别产生该第一二元数据 及该第二二元数据。
25.一种错误校正装置，用于对光盘执行数据解码，该错误校正装置包含维特比侦测器，用于解码第一输入信号及第二输入信号，以产生第一二元数据及第 二二元数据；擦除单元，用于通过找到该第一二元数据与该第二二元数据之间不兼容性发生的至少 一个位置以产生擦除信息，其中该擦除信息表示该第一二元数据及该第二二元数据的该至 少一个位置的数据可靠性；以及解码器，用于根据该擦除信息解码该第一二元数据及该第二二元数据的至少一个。
26.如权利要求25所述的错误校正装置，其特征在于，该第一输入信号及该第二输入 信号是从该光盘的预定位置分两次撷取的数据。
27.如权利要求25所述的错误校正装置，其特征在于，该第一输入信号及该第二输入 信号是相同的输入信号，以及该维特比侦测器用于通过使用不同解码参数的维特比算法， 分别产生该第一二元数据及该第二二元数据。
全文摘要
一种错误校正装置，用于通过使用维特比算法解码输入信号以产生维特比解码信号，错误校正装置包含擦除单元，用于根据维特比算法中多个路径度量的至少一个路径度量差产生至少一个逻辑信号，并产生擦除信息，其中擦除信息表示维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据擦除信息解码维特比解码信号。上述错误校正装置，通过产生表示维特比解码信号的数据可靠性的擦除信息并根据擦除信息解码维特比解码信号，来改善维特比解码器的错误校正能力。
文档编号H03M13/41GK102122967SQ20101024312
公开日2011年7月13日 申请日期2010年7月28日 优先权日2010年1月7日
发明者刘碧海, 吴昌隆, 林郁轩, 游志青, 陈宏庆 申请人:联发科技股份有限公司