专利名称：一种同步计数器电路及其实现方法
技术领域：
本发明涉及一种同步计数器电路及方法。可用于需要实现计数功能，且有低功耗要求的集成电路设计中。
背景技术：
计数器电路是集成电路设计中经常用到的最基本电路之一。按照时钟脉冲输入方式的不同，可分为同步计数器和异步计数器。同步计数器电路中所有触发器都工作在计数时钟，且控制逻辑相对复杂，所以功耗较大。异步计数器电路通常只有第一级触发器工作在计数时钟，功耗相对较小。在通常的异步计数器电路结构中，当计数值到达设计值后，译码电路产生的复位信号会对计数触发器进行复位，使电路重新开始计数。在这种结构的电路中，存在两个问题1.译码电路产生的复位信号本身可能因为组合逻辑的竞争冒险而出现毛刺，导致假复位信号产生，从而使电路工作不稳定。2.复位信号到达各个计数触发器的时间不一样，可能会出现有些触发器已经被复位掉，有些的触发器还没有被复位的情况。此时，译码电路产生的复位信号消失，也会导致电路功能出错的情况出现。采用同步设计的电路稳定性好，目前很多集成电路设计中都使用了同步计数器电路进行设计。随着便携式消费类电子产品的应用日益广泛，功耗问题越来越突出。为了满足用户的追求更新体验的需求，越来越多的功能被集成到便携产品中，对产品的性能要求也比以往高的多。这些功能和性能的提升都会消耗更多的能量。在电池供电的便携产品中，除了功能和性能，电池的使用时间也是要着重考虑的因素。同时，系统成本的限制也使设计者越来越多的关注低功耗设计。在集成电路卡，尤其是非接触卡的应用中，读卡设备所能提供的能量是有限的，为了保证集成电路卡能正常工作，也要求集成电路卡芯片降低功耗。本发明旨在提出一种既稳定且功耗较低的同步计数器电路。
发明内容
本发明的内容在于提供了一种同步计数器电路及其实现方式，目的是为了降低现有技术中同步计数器电路的功耗。本发明的技术方案如下一种同步计数器电路，其中包括触发器级联电路，数值比较逻辑电路和门控级联电路。触发器级联电路中各级触发器的数据输入端分别连接自身的数据输出反相端。按照由低到高的位序，可以将触发器级联电路中的触发器分为多组。第一组触发器的时钟端接输入时钟，后面每组触发器的时钟端接门控单元的输出端。数值比较电路将各组触发器的数据输出值与期望值进行比较，输出多位使能信号。如第一组触发器的所有输出值与期望值进行比较，输出使能信号al ；第一组和第二组触发器的所有输出值与期望值进行比较，输出使能信号a2;第一组、第二组和第三组触发器的所有输出值与期望值进行比较，输出使能信号a3 ；依此类推，等等。计数器的门控级联电路由多个门控单元构成，第一级门控单元的时钟端接输入时钟，后一级门控单元的时钟端接上一级门控单元的输出端。第一级门控单元的使能端接比较电路的输出端al，第二级门控单元的使能端接比较电路的输出端a2，依此类推，等等。每个门控单元包含一个锁存器和一个与门，锁存器的输入为一个时钟和一个时钟使能信号， 与门的输入为同一个时钟和锁存器的输出，经过与门之后即可产生一个经过门控的时钟信号。本发明提供的一种同步计数器电路及其实现方法，通过门控级联电路，有效的降低了连接到各个触发器的时钟频率，从而降低了计数器的功耗。利用本发明提供的同步计数器电路，计数器的位宽越宽，降低的功耗越多。
图1本发明提供的同步计数器电路2本发明的门控单元电路3本发明的IOM进制计数功能波形图
具体实施例方式以下结合附图，对本发明的具体实施例进行详细的说明。图1是按照本发明所公开的电路和方法所设计的IOM进制的同步递增计数器的电路结构图。在该具体实施示例中，触发器级联电路由十个下降沿触发的D触发器DFF0-DFF9 组成，各触发器的D端分别连接自身的反相输出端。。这些触发器可分为4组，第一组由 DFFO组成，第二组由DFF1-DFF3组成，第三组由DFF4-DFF6组成，第四组由DFF7-DFF9组成。 第一组触发器的时钟端接输入时钟，第二组触发器的时钟端接门控级联电路的输出C00，第三组触发器的时钟端接门控级联电路的输出C01，第四组触发器的时钟端接门控级联电路的输出C02。当输入时钟的上升沿到来时，DFFO发生翻转；当前一级触发器的Q端发生1到 0的翻转时，后一级触发器的输入发生翻转。数值比较电路由两个四输入的与门组成，第一个与门的输入信号为al、Ql、Q2、Q3， 第二个与门的输入信号为a2、Q4、Q5、Q6。当触发器DFFO的数据输出端QO的值变为1时， 受QO控制的门控0输出端COO才会产生一个时钟脉冲；当触发器DFF0-DFF3的数据输出端 Q0Q1Q2Q3的值变为1111时，受a2控制的门控1输出端COl才会产生一个时钟脉冲；当触发器DFF0-DFF6的数据输出端Q0Q1Q2Q3Q4Q5Q6的值变为1111111时，受a3控制的门控2输出端C02才会产生一个时钟脉冲；。计数器的门控级联电路由三个门控单元构成，第一级门控单元的时钟端接输入时钟，后一级门控单元的时钟端接上一级门控单元的输出端。第一级门控单元的使能端第一组触发器的输出端al，第二级门控单元的使能端接比较电路的输出端a2，第三级门控单元的使能端接比较电路的输出端a3。每个门控单元包含一个锁存器和一个与门，锁存器的输入为一个时钟和一个时钟使能信号，与门的输入为同一个时钟和锁存器的输出，经过与门之后即可产生一个经过门控的时钟信号⑶。如上所述，触发器DFF9-DFF0的数据输出端Q9Q8Q7Q6Q5Q4Q3Q2Q1Q0按照
0000000000，0000000001，0000000010，......，1111111111，0000000000 的顺序变化，实现了
1024进制的递增计数功能。本发明提供的同步计数器电路，有效的降低了连接到各个触发器的时钟频率，从而降低了计数器的功耗。而且计数器的位宽越宽，降低的功耗越多。应当理解的是，上述针对具体实施方式
的描述较为具体，只是为了更好的将本发明所公开的电路和方法进行阐述，并不能因此而认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
权利要求
1.一种同步计数器电路，其特征在于包括触发器级联电路，数值比较电路和时钟门控级联电路，其中所述触发器级联电路中多个触发器彼此级联，每级触发器自身的反相输出作为该触发器的数据输入；所述数值比较电路将触发器级联电路中的触发器输出与期望值进行比较，输出多位使能信号；所述时钟门控级联电路中多个门控单元彼此级联，各级门控单元输入的使能信号为数值比较电路的输出，前一级门控单元的输出作为后一级门控单元的时钟输入，同时也作为一组触发器的时钟输入。
2.根据权利要求1所述的同步计数器电路，其特征在于所述钟门控级联电路的门控单元包含一个锁存器和一个与门，锁存器的输入为一个时钟和一个时钟使能信号，与门的输入为同一个时钟和锁存器的输出，经过与门之后即可产生一个经过门控的时钟信号。
3.一种同步计数器的实现方法，应用在如权利要求1所述的同步计数器电路中，其特征在于包含以下步骤(1)、将输入时钟接第一级门控单元的时钟端，将后一级门控单元的时钟端接前一级门控单元的输出端；(2)、将触发器的数据输出值与期望值进行比较，输出多位时钟使能信号；(3)、将经过门控的时钟信号连接到相应的触发器的时钟端。
全文摘要
本发明公开了一种同步计数器电路及其实现方法，其电路包括触发器级联电路，数值比较电路和时钟门控级联电路。触发器级联电路实现基本计数功能，当计数值到达设计值时，数值比较电路会产生相应的控制信号。这些控制信号为时钟门控级联电路中门控单元的使能信号，此时钟门控级联电路产生触发器级联电路的输入时钟，从而实现设定的计数功能。利用本发明给出的电路，可以有效降低同步计数器电路的功耗。
文档编号H03K23/40GK102468842SQ201010546868
公开日2012年5月23日 申请日期2010年11月16日 优先权日2010年11月16日
发明者余秋芳 申请人:北京中电华大电子设计有限责任公司