专利名称：低电压高速分频器的制作方法
低电压高速分频器所属领域本发明属于集成电路信号处理的技术领域，涉及一种带钟控晶体管的分频器，尤其涉及低电压高速分频器，用于无线射频频率合成器的锁相环以及相应的产品。
背景技术：
源耦合逻辑电路是由双极电路的ECL结构演变而来，由于电路的摆幅小，因而电路的工作速度得以提高。源耦合逻辑(SCL)分频器以其宽工作范围、合适的功耗等优点在高速CMOS分频电路中占有重要比重。对于源耦合电路限制其速度的关键是负载电阻，小的负载电阻有利于减小时间常数，大的电阻则有利于信号的放大。为了满足低功耗的要求，电源电压越来越低，IV电源的电路设计变得越来越重要，前面提到的结构在IV的电压下，已经不能工作。传统的二个触发器组成的主从触发器分频器结构如图Ia的框图所示，它由主、从触发器01和02构成。已有技术传统锁存器的结构上带有时钟控制输入管，需要为其提供源漏电压Vdsi，传统静态负载源耦合逻辑分频器，电路正常工作的首先条件是要保证尾电流源晶体管和时钟控制管处于饱和区，假设输出信号摆幅为0. 2V，那么电源电压Vdd > 0. 2+VGS5+Vdsl+Vds,Is (1)式中Vds, Is为保证尾电流源正常工作电压，Vdsjls要大于0. 15V ；而Vdsi为分频器的输入范围，至少要0. 2V ；Vgs5为晶体管的栅源电压，至少要0. 65V ；传统静态负载源耦合逻辑分频器所需电源电压的最小值为Vddjmin = 0. 2+0. 65+0. 2+0. 15 = 1. 2V (2)众所周知，传统静态负载结构和改进型动态负载结构，当电源电压下降到1. 2V以下时的工作频率将急剧下降，甚至不能正常工作。显而易见，传统静态负载结构和改进型动态负载结构的源耦合逻辑分频器，存在所需电源电压最小值高，分频器的工作频率又会随电源电压下降而急剧下降，甚至不能正常工的缺陷。目前已有技术的文献，发表于《固态电路杂志(JOURNAL 0FS0LID-STATE CIRCUITS，JSSC)》2005 年第 8 期的论文"High-FrequencyCML Clock Dividers in 0. 13ym CMOS Operating up to 38GHz”和 2008 年《固态电路会议(International Solid-State Circuits Conference, ISSCC)〉〉的论文 “3. 5mW W-Band Frequency Divider with Wide Locking Range in 90nmCM0S ^Technology”，提出采用更小尺寸的工艺，如更低阈值电压的 130nmCM0S和90nm CMOS的工艺。还有发表于《微波无线器件简报(IEEEMicrowave and Wireless Component Letter)》2006 年第 5 其月的论文"A WideLocking Range and Low Voltage CMOS Direct Injection-Locked FrequencyDivider，，，提出采用类似于压控振荡器的注入锁定结构(ILFD)。上述已有技术虽然也可在较低的电压下工作，但是存在工艺和电路结构十分复杂的缺陷。为此，本发明提出一种低电压结构分频器，对静态负载源耦合分频器的结构进行改进。
发明内容
本发明的目的是克服已有技术的工艺和电路结构十分复杂的缺陷，公开一种高速、低电压高速分频器，它的电路结构较为简单，在传统的静态负载源耦合锁存器结构上去除了时钟输入管，省去了一个晶体管的源漏电压Vdsi，可有效降低分频器所需电源电压的最小值。另外基于动态负载构思，添加一个时钟控制晶体管引入一控制维度，在采样阶段的负载电阻动态减小呈现为低阻，而在锁存阶段呈高电阻，凸现提高工作频率的优点，从而实现一种高速、低电压低功耗分频器，用于提供低电压的正交信号。而本发明提出的低电压源耦合逻辑分频器由于减小了一个时钟输入晶体管的漏源电压Vdsi，所以，由⑵式计算可知，Vdd,_为IV。显然，本发明中的低电压源耦合逻辑分频器可在IV的电源电压下工作。本发明提出的低电压高速分频器，在传统源耦合逻辑分频器电路中加入一个时钟控制管。由于源耦合锁存器的速度决定于采样电路的速度，对工作于采样状态时的锁存器的分析可知，只需对其等效电路的半边电路进行小信号分析。小信号模型的传输函数Av用 (3)式表不
权利要求
1.一种低电压高速分频器，其电路构成包括第一锁存器，以及与第一锁存器交叉耦合的第二锁存器；其中所述第一锁存器和第二锁存器为带时钟控制管的锁存器，两个锁存器的电路结构完全相同；第一锁存器的输出端QP和QN直接连接到第二锁存器的输入端IP和IN，第二锁存器的输出端QP和QN交叉耦合连接到第一锁存器的输入端IN和IP，差分时钟信号CP和CN对应连接到第一锁存器和第二锁存器的锁存控制端。
2.根据权利要求1所述的低电压高速分频器，其特征在于所述第一锁存器的组成包括采样差分对管(21)、锁存交叉耦合对管(22)、带时钟控制管(钟控晶体管)的负载模块以及尾电流源07-1)；第二锁存器0-2)的组成与第一锁存器的组成相同包括采样差分对管(M)、锁存交叉耦合对管(25)、带时钟控制管的负载模块06)以及尾电流源(27-2)，尾电流源07-1)和、2 -2~)组成的尾电流源对(JT)为两个锁存器共用；第一锁存器的采样差分对管的源极与第二锁存器(2- 的锁存交叉耦合对管的源极相连接，并连接到尾电流源07-1)的漏极，还经过隔直电容连接输入时钟信号CP，时钟控制管MC1的两端并接在锁存器的两输出端QN和QP上，时钟控制管MC1的控制端连接时钟信号CP ；第二锁存器的采样差分对管的源极与第一锁存器的锁存交叉耦合对管的源极连接在一起，并连接到尾电流源07-2)的漏极，还经过隔直电容连接输入时钟信号CN，时钟控制管MC2的两端并接在锁存器的两输出端QN和QP上，时钟控制管MC2的控制端连接时钟信号 CN ；每个锁存器的输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半。
3.根据权利要求2所述的低电压高速分频器，其特征在于所述采样差分对管以及锁存交叉耦合对管(25)，采样差分对管由M1和M2组成，锁存交叉耦合对管25由M7 和M8组成，M1和M2及M7和M8为FET场效应管；采样差分管M1和M2的漏极以及锁存交叉耦合管M8和M7的漏极各自对应连接到各自锁存器的输出端QN和QP，M1和M2的源极同M7和 M8的源极接在一起，连接点经过隔直电容接入时钟信号CP，并与尾电流源07-1)的漏极相连接；所述锁存交叉耦合对管0 以及采样差分对管(M)，锁存交叉耦合对管0 由礼和 M4组成，采样差分对管04)由M5和M6组成，M3和M4及M5和M6为FET场效应管，采样差分管M3和M4的漏极以及锁存交叉耦合管M6和M5的漏极各自对应连接到各自锁存器的输出端QN和QP，M3和M4的源极同M5和M6的源极连接在一起，并和尾电流源、2 -2)的漏极相连接，连接点经过隔直电容连接到输入时钟信号CN ；M3和M4的栅极以及M8和M7的栅极交叉连接各自锁存器的输出端QN和QP，并交叉连接到对应锁存器的输入端IP和IN。
4.根据权利要求2所述的低电压高速分频器，其特征在于所述带时钟控制管的负载模块(23,26)的(23)由负载管MP1和MP2以及时钟控制管MC1组成，(26)由负载管MP3和 MP4以及时钟控制管MC2组成；MP1和MP2、MP3和MP4以及时钟控制管MC1和MC2为FET场效应管；MP1和MP2的漏极以及MP3和MP4的漏极分别连接到各自锁存器的两个输出端QP和 QN ；时钟控制管MC1的源极和漏极以及MC2的源极和漏极，分别连接到各自锁存器的两个输出端QP和QN，MC1的栅极连接时钟信号CP，MC2的栅极连接时钟信号CN ；MP1和MP2的源极以及MP3和MP4的源极连接电源Vdd ；MP1和MP2的栅极以及MP3和MP4的栅极都连接一偏置电位Vb。
5.根据权利要求4所述的低电压高速分频器，其特征还在于所述带时钟控制管的负载模块03，26)分别由阻型器件Z1和\以及时钟控制管MC1组成，由阻型器件&和\以及时钟控制管MC2组成；其中阻型器件\和以及&和\为电阻，或为电感，或为由电阻和电感的组合器件，时钟控制管MC1和MC2为FET场效应管。
6.根据权利要求2所述的低电压高速分频器，其特征在于在所述带时钟控制管的负载模块的时钟控制管为同向时钟信号控制的晶体管；在锁存器的两个输出端上接入一个钟控晶体管为分频器增加一个控制维度，通过调节时钟控制管UnM。2的尺寸，以便满足分频器的极高工作频率和较宽工作范围的要求。
7.根据权利要求1或2所述的低电压高速分频器，其特征在于所述第一锁存器电路 (3-1) “4-1)以及第二锁存器电路(3-2)、0-2)，其中所述采样差分对管(31,34),(41,44)以及交叉耦合锁存对管(32,35),(42,45)中的晶体管为NMOS管；所述负载模块(33，36)的负载管以及时钟控制管为PMOS管；所述负载模块(43，46)的负载阻件为电阻，或为电感的阻型器件，或为由电阻和电感组合的阻型器件，所述负载模块 (43,46)的钟控晶体管为PMOS管。
8.根据权利要求1或2所述的低电压高速分频器，其特征还在于所述第一锁存器电路(5-1)、(6-1)以及第二锁存器电路(5-2)、(6-2)，其中所述采样差分对管(51,54),(61,64)以及交叉耦合锁存对管(52，55)、(62，65)中的晶体管为PMOS管；所述负载模块(53，56)的负载管和钟控晶体管为NMOS管；所述负载模块(63，66)中的阻型器件为电阻，或电感，或由电阻和电感组合的阻型器件；所述负载模块(63，66)中的钟控晶体管为NMOS管。
9.根据权利要求1或2所述的低电压高速分频器，其特征还在于所述第一锁存器电路(7-1)、(8-1)与该第二锁存器电路(7-2)或(8-2)，其中所述采样差分对管(71,74),(81,84)和交叉耦合锁存对管(72，75)、(82，85)中的晶体管为NPN管；所述负载模块(73，76)的负载管和钟控晶体管为PMOS管；所述负载模块(83，86)中的负载阻件为电阻或电感的阻型器件，或由电阻和电感组合的阻型器件，所述负载模块(83， 86)中的钟控晶体管为PMOS管。
10.根据权利要求1或2所述的低电压高速分频器，其特征还在于所述第一锁存器电路(9-1)、(10-1)与该第二锁存器电路(9-2)、(10-2)，其中所述采样差分对管(91，94)、(101，104)和交叉耦合锁存对管(92，95)、(102，105)中的晶体管为PNP管；所述负载模块(93，96)的负载管和钟控晶体管为NMOS管；所述负载模块(103，106)的负载管Z1 \和钟控晶体管Μα、Μ。2为NMOS管，Z1 \为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
全文摘要
本发明公开一种低电压高速分频器，在负载输出的两端添加时钟控制管，构成带钟控晶体管的低电源电压分频器。比传统分频器的电路结构省去了时钟输入差分对管，降低了对电源电压的最小值的限制。该低电压高速分频器包括两个电路结构完全相同的锁存器，每个锁存器的两个输出端上接入一个采用同向时钟信号控制的钟控晶体管，带钟控晶体管锁存器的动态负载在采样阶段呈低电阻，减小充放电时间，不仅大大加快转换速度，提高工作频率，同时克服了传统动态负载结构静态偏置点变动的缺点，该动态负载在锁存阶段呈高电阻值，提供足够的增益。本发明的低电压高速分频器增加了一个控制维度，比传统锁存器的工作频率高、工作范围宽，更适应于低电源电压。
文档编号H03L7/18GK102545895SQ20101060372
公开日2012年7月4日 申请日期2010年12月17日 优先权日2010年12月17日
发明者于云丰, 庄海孝, 潘文光, 马成炎 申请人:杭州中科微电子有限公司