专利名称：用于可调输出数控电源中的高速低耗数字脉宽调制器的制作方法
技术领域：
本发明涉及数字脉宽调制电路(DPWM)，尤其是应用于输出电压实时可调的数字控 制开关电源电路中的一种高速低功耗数字脉宽调制器，涉及集成电路的设计，属电子技术 领域。
背景技术：
采用数字反馈控制的开关电源，可以显着提高系统的性能，因为数字控制方法灵 活多变，可实现复杂控制算法，且对外部条件变化的敏感度较低。因此数字控制开关电源越 来越多的应用到SoC系统中，提供品质优良的电源电压，这也反过来对电源提出了更高的 要求。要求电源纹波越来越小，意味着控制环路中量化器的量化精度越来越高，即量化 器具有高分辨率。并且为了消除数字控制环路中特有的由于量化分辨率不匹配带来的输出 极限环振荡，也要求DPWM量化器具有高分辨率。另外，SoC系统中常常采用动态电压调制 (DVS,Dynamic Voltage Scale)技术，能够根据不同的负载情况，改变所需的电源电压和工 作频率值，从而降低系统总的功耗。而对于开关电源来讲，即为能够根据外部控制命令即时 的转换输出电压值的大小。这对电源的瞬时响应速度也提出了较高的要求。现有的数字脉宽调制器方案中，高分辨率的要求往往会导致电路面积或时钟工作 频率过高，通常采用计数比较-延迟线混合结构的DPWM，在电路面积和时钟频率之间进行 折中。混合型DPWM电路是将需要调制的占空比命令信号分为粗调部分和精调部分，共同作 用于输出端的RS触发器，控制最终的占空比信号的大小。在分辨精度较高或者分辨范围较 大的情况下，在这种调制方式需要处理的分辨位数也较多，同样会使得电路中功耗增大。并 且当要求输出电压稳态值改变时，此结构只能根据当前电压和期望电压的状态一步一步慢 慢调节。因此，为满足SoC对于电源电压性能的要求，需要对开关电源进行改进，特别是对 DPWM电路进行优化，在保证有效分辨精度不变的情况下减少损耗，同时提高控制信号变化 时输出电压跟随变化的速度。
发明内容
本发明提供了一种用于可调输出数控电源中的高速低耗数字脉宽调制器，在保持 现有计数比较-延迟线混合结构DPWM方案中芯片面积、功率损耗等优点的基础上，采用预 调制方式，在保证有效分辨精度不变的情况下降低了分辨位数，从根本上保证了低的工作 频率和小的电路面积，降低了电路功耗。并且能够迅速将输出占空比值调节到期望值附近， 缩短了调节周期，提高系统的响应速度。本发明详细技术方案为本发明所述的用于可调输出数控电源中的高速低耗数字脉宽调制器，包括计数 比较-延迟混合电路和输出逻辑电路，所述的输出逻辑电路包括第二比较器、RS触发器、第 一选择器及第二选择器，所述第一选择器的一个输入端与所述计数比较-延迟混合电路的计数比较输出端连接，第一选择器的输出端与RS触发器的复位端R连接，RS触发器的置位 端S与所述计数比较-延迟混合电路的延迟信号输出端连接，RS触发器的输出端与第二选 择器的一个输入端连接，第二选择器的另一个输入端上连接有预调节逻辑电路，所述的预 调节逻辑电路包括分频器、选通器、第二计数器以及第三比较器，所述分频器的输入端用于 输入时钟信号(elk)，分频器的输出端与第二计数器的输入端连接，第二计数器的输出端与 第三比较器的B端连接，所述选通器的输入端用于输入预调固定占空比命令信号(VMf)，选 通器的输出端与第三比较器的A端连接，第三比较器的第一输出端与输出逻辑电路中的第 二选择器的另一个输入端连接，第三比较器的第二输出端连接有门控时钟逻辑电路，当第 三比较器A端的数值大于B端的数值，则第三比较器的第一输出端输出高电平，第三比较器 的第二输出端输出低电平，否则，第三比较器的第一输出端输出低电平，第三比较器的第二 输出端输出高电平，所述第二比较器的B端用于输入占空比高位控制命令，所述第二比较 器的A端与预调节逻辑电路中的选通器的输出端连接，当第二比较器A端的数值大于B端 的数值，则第二比较器输出高电平，否则，第二比较器输出低电平，并且，所述的第二比较器 输出信号作为第二选择器的控制信号，当第二比较器输出高电平时，第二选择器输出第三 比较器的第一输出端信号，当第二比较器输出低电平时，第二选择器输出RS触发器的输出 信号，所述第一选择器的另一个输入端与所述预调节逻辑电路中第三比较器的第一输出端 连接，第一选择器的控制端与所述预调节逻辑电路中选通器的输出端连接，当选通器输出 为全零时，第一选择器输出所述计数比较-延迟混合电路的计数比较输出端数据，当选通 器输出为非全零时，第一选择器输出所述预调节逻辑电路中第三比较器的第一输出端的数 据，所述门控时钟逻辑电路的第一输入端与第三比较器的第一输出端连接，门控时钟逻辑 电路的第二输入端与第三比较器的第二输出端连接，门控时钟逻辑电路的第三输入端用于 输入时钟信号(elk)，并与所述分频器的输入端连接，门控时钟逻辑电路的输出端与所述计 数比较-延迟混合电路中的第一计数器的时钟端连接。所述计数比较-延迟混合电路包括 第一计数器、第一比较器、延迟单元组以及多路选择器，所述第一计数器的复位端与所述预 调节逻辑电路的第三比较器的第一输出端相连，第一比较器的A输入端与所述第一计数器 的输出端相连，第一比较器的B输入端用于输入占空比低位控制命令，当第一比较器A端的 数值大于B端的数值，则第一比较器输出高电平，否则，第一比较器输出低电平，所述第一 比较器的输出端为计数比较-延迟混合电路的计数比较输出端并与所述延迟单元组的输 入端连接，延迟单元组的多路输出作为所述多路选择器的多路输入，所述多路选择器的选 择端用于输入占空比最低位控制命令，多路选择器的输出为计数比较-延迟混合电路的延 迟信号输出端。 对于一个开关电源，当输入输出电压确定时，其稳态时的占空比值Dn大小是固定 值。在实际调节时，除了电路启动过程中占空比值会在大范围内变化，多数情况下占空比值 只是在稳态值附近进行小范围的调节变动。而启动时占空比大幅度变化的目的也是为了能 够调整得到稳态的占空比值大小。因此，可以认为对于一个输入输出电压关系确定的开关 电源系统，占空比值最终将维持在一个固定水平上。按照这种思路，可以将最终输出的占空 比信号分成两部分考虑第一部分为固定大小的占空比值Clnfix，其值的大小与稳态时的占 空比值Dn的大小相关；第二部分是实际所需的占空比dn和已生成的固定占空比drifix之间 的差值Clndiff，其大小是跟即时时刻实际输出电压值有关。固定占空比drifix可以快速的将输出占空比调至最终需要稳定占空比值附近，缩短调制时间，提高响应速度；而差值占空比 Clndiff是个相对小量，它可以用有限的分辨位数达到较高的分辨精度，即降低了精调部分所 要实现的分辨位数，从而降低硬件资源占用率。为了增加电路的通用性，对于不同的输出电压都可以进行快速有效的调制，在预 调节部分增加一个判断比较逻辑，将可能的输出电压划分为几个区间，根据所处区间的不 同输出不同的预调占空比值，即保证了预调占空比与实际值较为接近，又使动态调节部分 不致过大。对于常规的N-bit DPWM，假设对应的可调电压的范围为w%，100% ·ν]，因此 DPWM的输出占空比最小的调节精度为V/2N。本发明中的DPWM预调节部分假设划分了 η个区 间，总的可调电压的范围仍为^%，100%·ν]，则每个区间对应的可调电压的大小都为M =V/n,使用m-bit计数比较-延迟混合结构的DPWM，若要达到与上面常规N_bit的DPWM 同样的分辨精度，则有
权利要求
1.一种用于可调输出数控电源中的高速低耗数字脉宽调制器，包括计数比较-延迟 混合电路(1)和输出逻辑电路0)，其特征是，所述的输出逻辑电路( 包括第二比较器 01)、RS触发器(22)、第一选择器及第二选择器(M)，所述第一选择器的一个 输入端与所述计数比较-延迟混合电路(1)的计数比较输出端连接，第一选择器的输 出端与RS触发器0 的复位端R连接，RS触发器0 的置位端S与所述计数比较-延 迟混合电路(1)的延迟信号输出端连接，RS触发器02)的输出端与第二选择器04)的一 个输入端连接，第二选择器04)的另一个输入端上连接有预调节逻辑电路(3)，所述的预 调节逻辑电路⑶包括分频器(31)、选通器(32)、第二计数器(33)以及第三比较器(34)， 所述分频器(31)的输入端用于输入时钟信号(elk)，分频器(31)的输出端与第二计数器 (33)的输入端连接，第二计数器(3 的输出端与第三比较器(34)的B端连接，所述选通 器(32)的输入端用于输入预调固定占空比命令信号(VMf)，选通器(32)的输出端与第三比 较器(34)的A端连接，第三比较器(34)的第一输出端与输出逻辑电路(2)中的第二选择 器04)的一个输入端连接，第三比较器(34)的第二输出端连接有门控时钟逻辑电路G)， 当第三比较器(34) A端的数值大于B端的数值，则第三比较器(34)的第一输出端输出高电 平，第三比较器(34)的第二输出端输出低电平，否则，第三比较器(34)的第一输出端输出 低电平，第三比较器(34)的第二输出端输出高电平，所述第二比较器的B端用于输入 占空比高位控制命令，所述第二比较器的A端与预调节逻辑电路C3)中的选通器(32) 的输出端连接，当第二比较器端的数值大于B端的数值，则第二比较器输出高 电平，否则，第二比较器输出低电平，并且，所述的第二比较器输出信号作为第二 选择器04)的控制信号，当第二比较器输出高电平时，第二选择器04)输出第三比 较器(34)的第一输出端信号，当第二比较器输出低电平时，第二选择器04)输出RS 触发器0 的输出信号，所述第一选择器的另一个输入端与所述预调节逻辑电路(3) 中第三比较器(34)的第一输出端连接，第一选择器的控制端与所述预调节逻辑电路 (3)中选通器(32)的输出端连接，当选通器(32)输出为全零时，第一选择器03)输出所述 计数比较-延迟混合电路(1)的计数比较输出端数据，当选通器(32)输出为非全零时，第 一选择器03)输出所述预调节逻辑电路(3)中第三比较器(34)的第一输出端的数据，所 述门控时钟逻辑电路(4)的第一输入端与第三比较器(34)的第一输出端连接，门控时钟逻 辑电路⑷的第二输入端与第三比较器(34)的第二输出端连接，门控时钟逻辑电路⑷的 第三输入端用于输入时钟信号(elk)，并与所述分频器(31)的输入端连接，门控时钟逻辑 电路⑷的输出端与所述计数比较-延迟混合电路⑴中的第一计数器(11)的时钟端连 接。
2.根据权利要求1所述的用于可调输出数控电源中的高速低耗数字脉宽调制器，其特 征在于，所述计数比较-延迟混合电路(1)包括第一计数器(11)、第一比较器(12)、延迟 单元组(1 以及多路选择器(14)，所述第一计数器(11)的复位端与所述预调节逻辑电路 (3)的第三比较器(34)的第一输出端相连，第一比较器(1 的A输入端与所述第一计数 器(11)的输出端相连，第一比较器(12)的B输入端用于输入占空比低位控制命令，当第一 比较器(12) A端的数值大于B端的数值，则第一比较器(12)输出高电平，否则，第一比较器 (12)输出低电平，所述第一比较器(12)的输出端为计数比较-延迟混合电路(1)的计数比 较输出端并与所述延迟单元组(1 的输入端连接，延迟单元组(1 的多路输出信号作为所述多路选择器(14)的多路输入，所述多路选择器(14)的选择端用于输入占空比最低位 控制命令，多路选择器(14)的输出为计数比较-延迟混合电路(1)的延迟信号输出端。
全文摘要
用于可调输出数控电源中的高速低耗数字脉宽调制器，包括预调节逻辑电路、门控时钟逻辑电路、计数比较-延迟混合电路和输出逻辑电路。预调节逻辑电路两个输入端分别接有预调固定占空比命令信号和输入时钟信号，三个输出端接门控时钟逻辑电路、计数比较-延迟混合电路和输出逻辑电路。门控时钟逻辑电路三个输入端与输入时钟信号及预调节逻辑电路的两个输出端相连，其输出端连接有计数比较-延迟混合电路。计数比较-延迟混合电路的三个输入端分别接有输入占空比低位控制命令、预调节逻辑电路和门控时钟逻辑电路的一个输出端。输出逻辑电路输入端连接有预调节逻辑电路、门控时钟逻辑电路、计数比较-延迟混合电路，其输出端为产生的占空比控制信号。
文档编号H03K7/08GK102064805SQ201010604469
公开日2011年5月18日 申请日期2010年12月24日 优先权日2010年12月24日
发明者孙伟锋, 常昌远, 徐申, 时龙兴, 王青, 陆生礼 申请人:东南大学