可控触发周期信号的高速高分辨率数字采集器的制作方法

文档序号:7519698阅读:306来源:国知局
专利名称:可控触发周期信号的高速高分辨率数字采集器的制作方法
技术领域
本实用新型涉及光纤传感的技术领域,具体的说是一种可控触发周期信号的高速 高分辨率数字采集器,特别涉及其内部电器连接结构。
背景技术
随着电子器件的高速发展和计算机总线技术的日趋成熟,数据采集的采样速率已 经得到飞速发展,现今的A/D采样率已经达到lOGS/s。近年来由于高速数字化技术的发展, A/D采样率大大提高,这从很大程度上提高了系统的空间分辨率与采集精度。在分布式光纤传感系统中,空间分辨率是一个十分重要的参数,分布式光纤传感 系统对被测光纤的波形信号进行数字化采样处理,采样间隔的大小直接影响测距分辨率。 如果高分辨率分布式光纤传感系统测距分辨率为lm,则要求对信号采样的间隔不大于1 ns。显然,实现1 ns间隔的直接采样难以实现。目前实现高分辨率采样的主要是随机取样法用在高采样分辨率的数字示波器中。 它适用于周期性重复信号,利用时间间隔双斜坡放大测量技术,可以作到很高的时间分辨 率,该法的主要缺点是整幅波形的采样样时间长,与分布式光纤传感系统快速实时测量的 特性要求相矛盾,而且电路比较复杂。发明内容本实用新型的目的在于提供一种可控触发周期信号的高速高分辨率数字采集器, 其采用多路AD采集卡的位数为12位以上,从而大大提高了高速数字采集的采样时间分辨 率,克服了现有技术中存在的缺点和不足。为了实现上述目的,本实用新型的技术方案是可控触发周期信号的高速高分辨 率数字采集器,其特征在于所述高速高分辨率数字采集器内设有1+N台模数转换器,每台 模数转换器的输入端均连接有一台时间延时器,所述高速高分辨率数字采集器内相对于模 数转换器的台数设有1+N台时间延时器,模数转换器的输出端与大规模可编程逻辑器的输 入端连接。单周期异触发采样合成以达到提高采样速率的效果。在分布式光纤传感系统中, 自发后向散射光信号的信号是经过激光脉冲的激发而产生的,整个系统由同步脉冲协调工 作。换言之,当控制系统产生一个同步脉冲时,激光器发射光脉冲,同时接收机开始接收处 理由此产生的自发后向散射光信号,同步脉冲经过采样延时器产生多个不同延时的采样触 发信号对多路A/D模数转换器的输入单周期自发后向散射光信号进行异触发采样,以减小 信号的采样间隔,从而提高信号数字采样的空间分辨率。高速A/D采样卡的性能对系统的影响主要表现在三个方面 ①采样速率及带宽;②数据采集方式;采样分辨率和精度;④数据信号处理方法。下面 对其各性能指标逐一进行分析。[0009](1)采样速率及带宽分布式光纤传感器系统要求系统空间分辨率达到lm,A/D采样卡的采样速率与其 A/D转换时间成反比,由此得出在Im的空间分辨率要求下,A/D采样卡所需的最小采样速率 为100MHz,因此,在对A/D采样卡进行设计时,单从系统空间分辨率要求的角度来考虑,其 采样速率必须不小于100MHz。如果要想再进一步提高系统的空间分辨率,则A/D采样卡的 将需要更高的采样速率。作为本实用新型的一种优选方案,所述高速高精度分布式测温专用AD采集卡的 采样速率及带宽为彡100 MHz0(2)采样分辨率和精度A/D采样卡的分辨率是指A/D采样卡可分辨的输入信号的最小变化量,通常 由A/D采样卡的最低有效位(LSB)决定。要提高采样分辨率和精度,必须增加A/D采样卡 的位数,这样可以提高模数转换的精度和可靠性。然而A/D采样卡的位数越多,其转换的速 度越慢,这将影响系统的时间分辨率。此外,选择A/D采样卡的位数时,还应考虑与实际输 入信号的动态范围相适应。A/D采样卡的成本,也是一个必须考虑的因素。(3)数据信号处理方法在分布式光纤温度传感器系统中,通常采用时域累加平均来改善系统的信噪比并 恢复波形的方法。在分布式光纤传感器中,采用了多点平均的线性累加模式。经过多点累加平均之后,采样信号的信噪比大大改善,较未平均前获得^倍的提高。时域数字信号累加平均的方法是分布式光纤温度传感器信号处理的基本方法。本实用新型公开了一种可控触发周期信号的高速高分辨率数字采集器,本实用新 型的有益效果在于本实用新型利用大规模可编程逻辑器件(FPGA)组成AD采集控制及预 处理单元及多路A/D模数转换器设计的可控触发周期信号的高速高分辨率数字采集处理 方法。可控触发周期信号的高速高分辨率数字采集方法将每一个周期的波形信号按一定时 间间隔(如At =Ins)延时异触发η路AD模数转换器分别采样累加后,然后按地址产生器 Pl生成的对应地址存放在一个数组中,即将所有一幅波形所有延时异触发采集的η路数据 均读入数组中,将数组中的数据合成为一幅完整的高分辨率采样数据,从而大大提高了高 速数字采集的采样时间分辨率,相比现有技术而言具有突出的实质性特点和显著进步。
图1为本实用新型结构功能性结构框图。图2为可控触发周期信号的延时异触发高速采集时序图。图3为本实用新型各通道信号在数组中的存储位置图。
具体实施方式
[0021 ] 下面参照附图,对本实用新型进一步进行描述。 本实用新型为一种可控触发周期信号的高速高分辨率数字采集器,如图1中所 示,其区别于现有技术在于所述高速高分辨率数字采集器内设有1+Ν台模数转换器1,每 台模数转换器1的输入端均连接有一台时间延时器2,所述高速高分辨率数字采集器内相 对于模数转换器1的台数设有1+Ν台时间延时器2,模数转换器1的输出端与大规模可编程逻辑器3的输入端连接。作为本实用新型的一种优选方案,所述双通道高速高精度分布式测温专用AD采 集卡的位数为12位以上,采样带宽大于100MHz。在具体实施时,所述大规模可编程逻辑器3内设有1+N预存储模块4,相对于预存 储模块4设有1+N加法器5、1+N双向存储模块6,每一预存储模块4的第一输入端单独对应 一模数转换器1的输出端,每一预存储模块4的第一输出端与一加法器5的第一输入端连 接,加法器5的输入输出端与一双向存储模块6第一输入输出端双向连接,双向存储模块6 第二输入输出端与通讯传输模块7的第一输入输出端双向连接,所述预存储模块4的第二 输入端与时序控制单元8第一输出端连接,时序控制单元8的第一输入输出端与地址产生 器9的输入输出端双向连接,时序控制单元8与地址产生器9之间设有时钟10,时序控制 单元8的第二输入输出端与时间延时器2的输入输出端双向连接,地址产生器9的第一输 出端分别与预存储模块4第二输入端、加法器5第一输入端、双向存储模块6第一输入端连 接,所述通讯传输模块7的第二输入输出端与PCI/ISA总线11双向连接。在具体实施时,所述高速高分辨率数字采集器内设有1+N组模数转换器1和时间 延时器2,当设有多组模数转换器1和时间延时器2时,它们之间为并行数据传输结构,每台 模数转换器1均独立对应一预存储模块4。在具体实施时,所述大规模可编程逻辑器3内设有1+N组预存储模块4、加法器5、 双向存储模块6,当设有多组预存储模块4、加法器5、双向存储模块6时,它们之间为并行数 据传输结构,每块双向存储模块6均与通讯传输模块7双向连接。分布式光纤传感器中携带温度信号的后向散射光经光电转换后以模拟电信号的 形式进入主放大电路进行放大,出来的信号电平随后进入1+n路高速AD转换模块与大规模 可编程逻辑器件(FPGA)组成AD采集控制及处理单元进行数据处理,便最终得到对应点的 温度场数据。因此,发出光脉冲后,同步脉冲经过采样延时器产生多个不同延时的采样触发 信号对多路A/D模数转换器的输入单周期自发后向散射光信号进行异触发采样,,就可获 得沿光纤轴向的后向散射光信号分布,实现分布式光纤传感测量。下面就可控触发周期信号的高速数字采集器的具体实施方案进行介绍。可控触发周期信号的高速数字采集器主要包括η路高速AD转换模块、时间延 时器和大规模可编程逻辑器件(FPGA)组成AD采集控制及处理单元。其功能主要是将经APD 光电转换分布式光纤传感器中携带温度信号的后向拉曼散射光电信号进行高速数字化,并 进行多次平均累加等数据预处理后缓存,再由PCI/ISA接口通信给计算机进行处理,从而 获得沿光纤分布的空间后向拉曼散射光的信息。可控触发周期信号的高速数字采集器的工作流程是当控制系统产生一个同步脉 冲时,激光器发射光脉冲,同时接收机开始接收处理由此产生的自发后向散射光信号,散射 光电探测信号输入于η路并行IOOMHz高速AD转换芯片组成的A/D转换电路,光脉冲的同 步脉冲经过采样延时器产生多个不同延时的采样触发信号对η路A/D模数转换器的输入单 周期自发后向散射光信号进行异触发采样,η路AD采样数据结果送入在大规模可编程逻辑 器件(FPGA)中内核设计FIFO存储模块作为缓存,以较好地处理A/D采样卡与计算机之间 的数据存储与传输的匹配问题。实际电路设计中,单次采样频率为100MHz,对应时间间隔可定为10ns,对应光纤距离约为lm。为实现1 Ocm分辨率,采用延时错位合成方案,延时分辨率的指标要求优于1 ns,使采样间隔达到Ins。如图2所示,对于一幅波形曲线,按IOns间隔(约Im光纤间隔)采样一帧数据, 然后控制第二路AD模数转换器采集的下一帧波形信号延时Ins (约0. Im光纤间隔)采样 第二帧数据,如此采样,每一个可控触发周期信号由η路AD模数转换器采集的η帧数据合 成一幅高分辨率采样的波形。在设计中,本产品采用精密延时芯片作为精密延时电路,当触发脉冲到来时,大规 模可编程逻辑器件(FPGA)的时序控制单元根据上位机指令输出调节设定触发脉冲的延时 控制信号。产生的延时时序如图3所示。可控触发周期信号的高速数字采集器将一个周期的 波形信号按一定时间间隔(如At =Ins)延时异触发η路AD模数转换器采样后数据存入 对应预存储模块Rl RN中,之后对应加法器将预存储模块与对应双向存储模块存储的最 近一次累加数据读出并累加,然后按地址产生器Pl生成的对应地址存放在一个数组中,即 将所有一幅波形所有延时异触发采集的η路数据均读入数组中,将数组中的数据合成为一 幅完整的高分辨率采样数据。本方法就可用这个数组中的数据进行分析和运算。图3示出了在数组中各路通道 的采样数据存放的位置。其中,“Δ”表示第一路通道采样的数据,“ ”表示第二路通道采样的数据,“〇”表示第三个周期采样的数据,“η”表示合成的次数,“K”表示每路通道采样的数据量,“L”表示所要采样的数据总量。K与L的关系为 K=L / η。如图3所示,“0”表示第一路通道采样的第一个数据,放在数组中第0个位置上; “1”表示第二路通道采样的第一个数据,放在数组中第1个位置上“2”表示第三路通道采 样的第一个数据,放在数组中第2个位置上;“η — 1”表示第η路通道采样的第一个数据, 放在数组中第η — 1个位置上“η”表示第一路通道采样的第二个数据,放在数组中第η个 位置上;依次类推可将所需采样的总共L个数据按顺序放在数组中,合成为一幅完整的高 分辨率采样数据。单周期异触发采样合成技术解决了高分辨率与大数据量之间的矛盾。通过调节时 间延时器的延时时间就能对任意测距量程、任意位置的光纤信号进行高分辨率取样测试。由于可控触发周期信号的高速数字采集器的测试波形是实时刷新的,所以对于采 样所得的数据要进行高速存储、叠加、平均,为了不致对微处理器产生过重的负担,本方法 专门设计了硬件电路FPGA设计来辅助完成数据的存储、叠加,而平均的工作由微处理器上 位机软件完成。以前的电路由于采用大量分离器件,线路复杂,噪声、功耗都很大,目前采用 了大规模可编程门阵列器件FPGA,简化了设计,大大降低了噪声和功耗,提高了平均处理的 性能。根据以上所述,本方法设计的数据存储、叠加的原理框图如图1所示以上各部分的工作是在FPGA的控制下进行的,整个工作过程可以用下面的简要 步骤叙述(1)初始化地址产生器;(2)将1+Ν路模数转换器数据放入对应1+Ν预存储模块;[0045](3)从1+N路预存储模块中地址产生器所指的存储单元取出数据放入相应的1+N 双向存储模块;(4) 1+N路预存储模块和对应的1+N路双向存储模块中的数据送入对应加法器相 加;(5)加法器的结果存入各自双向存储模块;(6)地址计数器加1 ;(7)判断是否完成一幅波形各点的累加,如果未完成,则返回到步骤⑴继续;如 果完成,则向下执行;(8)判断是否完成设定的平均次数,如果未完成,则返回到步骤(1)继续;如果完 成,则结束。在硬件完成了设定次数的叠加之后,双向存储模块DRl Dfoi中的叠加结果送至 微处理器进行相对于平均次数的除法运算,这一过程完全由软件完成。硬件和软件结合的 叠加方案既能简化电路又能实现高速数据处理。在高分辨率的可控触发周期信号的高速数字采集器中,要求实时处理信号,处理 速度快,工作频率高,当采用标准TTL或CMOS电路组成时,电路复杂,印制板面积较大,布 线较长,引起相互干扰和时间延迟,加上整个系统布线的影响,使其有一定的固有噪声,用 平均法无法消除,影响了系统的整体性能。使用大规模可编程逻辑器件(FPGA)进行编程设 计,一片可以代替多片乃至几十片标准电路,使整机集成电路数目减小,从而印制板尺寸较 小,走线缩短,整机布线变短,这样大大减小加法平均系统的固有噪声,有利于提高系统的 性能,也使仪器功耗减小、重量降低、体积缩小,提高可靠性。大规模可编程逻辑器件(FPGA)采用XiLinx公司的Virtex-5系列器件内核设计 包括时序控制单元、地址产生器、加法器、双向存储模块、通信传输模块等功能模块单元。大规模可编程逻辑器件(FPGA)中内核设计的时序控制单元,功能是实现η个高 速AD转换芯片的精确时序控制,并根据上位机指令输出调节设定触发脉冲的延时控制信 号,用于完成整个系统的协调工作。大规模可编程逻辑器件(FPGA)中内核设计的1+η路预存储模块,功能是存放1+η 路高速AD转换模块的最近一次采样的数据。大规模可编程逻辑器件(FPGA)中内核设计的地址产生器,功能是为存放1+η路 高速AD转换模块的最近一次采样与最近一次累加结果的数据存储模块提供唯一的地址编码。大规模可编程逻辑器件(FPGA)中内核设计的1+η路加法器由外部输入的同步脉 冲协调工作,同步信号方式为上升沿触发,可由上位机选择内触发或外同步。功能主要是完 成将两路散射光信号数据的前次累加和与当前数据再次进行累加的功能,累加后的结果送 入对应双向存储模块存储起来,数据采集深度和累加次数可由上位机软件设计。FPGA内核设计的通信传输模块单元实现把累加后的结果数据经PCI/ISA总线送 入微处理器显示出来。以上所述者,仅为本实用新型的最佳实施例而已,并非用于限制本实用新型的范 围,凡依本实用新型申请专利范围所作的等效变化或修饰,皆为本实用新型所涵盖。这里本实用新型的描述和应用是说明性的,并非想将本实用新型的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的,对于那些本领域的普通技术人 员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是,在不脱 离本实用新型的精神或本质特征的情况下,本实用新型可以以其他形式、结构、布置、比例, 以及用其他元件、材料和部件来实现。在不脱离本实用新型范围和精神的情况下,可以对这 里所披露的实施例进行其他变形和改变。
权利要求CN 201830240 U权利要求书
1.可控触发周期信号的高速高分辨率数字采集器,其特征在于所述高速高分辨率数 字采集器内设有1+N台模数转换器(1),每台模数转换器(1)的输入端均连接有一台时间延 时器(2),所述高速高分辨率数字采集器内相对于模数转换器(1)的台数设有1+N台时间延 时器(2),模数转换器(1)的输出端与大规模可编程逻辑器(3)的输入端连接。
2.根据权利要求1所述的可控触发周期信号的高速高分辨率数字采集器,其特征在 于所述大规模可编程逻辑器(3)内设有1+N预存储模块(4),相对于预存储模块(4)设有 1+N加法器(5)、1+N双向存储模块(6),每一预存储模块(4)的第一输入端单独对应一模数 转换器(1)的输出端,每一预存储模块(4)的第一输出端与一加法器(5)的第一输入端连 接,加法器(5)的输入输出端与一双向存储模块(6)第一输入输出端双向连接,双向存储模 块(6)第二输入输出端与通讯传输模块(7)的第一输入输出端双向连接,所述预存储模块 (4)的第二输入端与时序控制单元(8)第一输出端连接,时序控制单元(8)的第一输入输出 端与地址产生器(9)的输入输出端双向连接,时序控制单元(8)与地址产生器(9)之间设有 时钟(10),时序控制单元(8)的第二输入输出端与时间延时器(2)的输入输出端双向连接, 地址产生器(9)的第一输出端分别与预存储模块(4)第二输入端、加法器(5)第一输入端、 双向存储模块(6 )第一输入端连接。
3.根据权利要求1所述的可控触发周期信号的高速高分辨率数字采集器,其特征在 于所述高速高分辨率数字采集器内设有1+N组模数转换器(1)和时间延时器(2),当设有 多组模数转换器(1)和时间延时器(2)时,它们之间为并行数据传输结构,每台模数转换器 (1)均独立对应一预存储模块(4 )。
4.根据权利要求1所述的可控触发周期信号的高速高分辨率数字采集器,其特征在 于所述大规模可编程逻辑器(3)内设有1+N组预存储模块(4)、加法器(5)、双向存储模块 (6),当设有多组预存储模块(4)、加法器(5)、双向存储模块(6)时,它们之间为并行数据传 输结构,每块双向存储模块(6)均与通讯传输模块(7)双向连接。
5.根据权利要求2所述的可控触发周期信号的高速高分辨率数字采集器,其特征在 于所述通讯传输模块(7)的第二输入输出端与PCI/ISA总线(11)双向连接。
专利摘要本实用新型公开了一种可控触发周期信号的高速高分辨率数字采集器,其特征在于所述高速高分辨率数字采集器内设有1+N台模数转换器,每台模数转换器的输入端均连接有一台时间延时器,所述高速高分辨率数字采集器内相对于模数转换器的台数设有1+N台时间延时器,模数转换器的输出端与大规模可编程逻辑器的输入端连接。本实用新型的有益效果在于本实用新型利用大规模可编程逻辑器件(FPGA)组成AD采集控制及预处理单元及多路A/D模数转换器设计的可控触发周期信号的高速高分辨率数字采集处理方法,从而大大提高了高速数字采集的采样时间分辨率,相比现有技术而言具有突出的实质性特点和显著进步。
文档编号H03M1/54GK201830240SQ20102054355
公开日2011年5月11日 申请日期2010年9月27日 优先权日2010年9月27日
发明者仝芳轩, 周正仙, 席刚, 杨斌, 皋魏 申请人:上海华魏光纤传感技术有限公司
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