专利名称：一种用于大功率脉冲调制器中的信号发射电路的制作方法
技术领域：
本实用新型脉冲调制器技术领域，具体涉及一种用于医用直线加速器大功率脉冲 调制器中的信号发射电路。
背景技术：
脉冲调制器本质上是一种功率转换器，其任务是为磁控管等射频放大管提供性能 合符要求的调制脉冲。它把电网送来的交流功率转换成合适电压的直流功率，然后通过脉 冲形成网络产生负载所需要的脉冲功率。调制器主要由充电电路、脉冲形成网络以及控制电路等几个部分组成。控制电路 中的信号发射电路主要用来提供充电电路控制开关管开通时间的充电控制信号和脉冲形 成网络中控制闸流管开通时间的放电控制信号。这种控制电路结构复杂，使得器件体积较 大。而且，大功率的脉冲调制器工作时产生强烈的电磁干扰会严重干扰设计复杂的信号发 射电路，使得电路性能不够稳定，从而影响调制器的正常工作。而且复杂的信号发射电路还 导致调试工作上的不便。因此设计一个性能稳定可靠的信号发射电路是必要的。
实用新型内容本实用新型提供了一种用于医用直线加速器的大功率脉冲调制器的信号发射电 路，该电路采用一片可编程逻辑器件，替代结构复杂的控制电路来控制计数器对存储器进 行访问，从而产生调制器工作时各部分所需要的各种控制信号，整个信号发射电路具有结 构简单、体积较小、受电磁干扰较轻、性能稳定的优点。该信号发射电路用于医用直线加速器，包括控制芯片D21、计数器D17、计数器 D18、预存有所需波形的存储器D19、输出缓冲器D10、输出缓冲器D11、以及若干电阻和若干 电容；其中，计数器D17和D18均采用74HC590芯片，存储器D19采用27C512芯片，输出缓 冲器DlO和Dll采用74HC14，控制芯片D21为可编程逻辑器件AT22V10 ；控制芯片D21的管脚定义为管脚1为基准频率输入端、管脚2为故障2信号输 入端、管脚3为故障1输入端、管脚10为故障复位信号输入端、管脚13为赋能原始波形输 入端、管脚11为赋能脉冲使能信号输入端、管脚21为间流管脉冲反馈信号输入端、管脚9 为禁止间流管触发脉冲信号输入端、管脚8为禁止赋能信号输入端、管脚4为同步信号输入 端、管脚7为赋能稳压脉冲输入端、管脚6为间流管原始脉冲输入端、管脚5为计数结束脉 冲输入端、管脚19为计数清零输出端、管脚18为计数使能输出端、管脚17为间流管触发脉 冲输出端、管脚16为赋能脉冲输出端、管脚14为信号源故障信号输出端、管脚23为故障2 指示输出端、管脚22为故障1指示输出端、管脚20为计数基准信号输出端；基准频率信号输入控制芯片D21的管脚1以及计数器D17和D18的管脚13，控制 芯片D21的管脚20连接计数器D17和D18的管脚11，控制芯片D21的管脚19连接计数器 D17和D18的管脚10，控制芯片D21的管脚18连接计数器D17的管脚12，计数器D17的管 脚9连接计数器D18的管脚12;[0008]计数器D17的管脚15和管脚1 7分别连接存储器D19的管脚10 3，计数器 D18的管脚15和管脚1 7分别连接存储器D19的管脚25、24、21、23、2、26、27和1 ； 存储器D19的管脚11、12和13分别通过各自的电阻接输出缓冲器DlO的管脚9、 11和13 ；存储器D19的管脚15 19分别通过各自的电阻接输出缓冲器Dll的管脚13、3、 5、11、9 ；在输出缓冲器DlO上，管脚9通过电容C17接地，管脚11通过并联在一起的电容 C18和C19接地，管脚1、3、5均接地，管脚8接控制芯片D21的管脚5，管脚10接控制芯片 D21的管脚6，管脚12接控制芯片D21的管脚13 ；在输出缓冲器Dll上，管脚3、5、9、11和13分别通过一个电容接地，管脚1直接接 地，管脚4输出束流前沿切割系统BLC同步信号，管脚6输出自动频率控制系统AFC同步信 号，管脚8输出剂量监控系统ADC2的系统同步信号，管脚10输出栅控枪AIC的系统同步信 号，管脚12输出ADCl的系统同步信号；在控制芯片D21上，管脚22通过电阻R15连接发光二极管HL2的阳极，管脚23通 过电阻R16连接发光二极管HL3的阳极，发光二极管HL2和HL3的阴极接地；所述控制芯片D21的内部电路设计为管脚2通过输入缓冲器U39接或非门U19的第一输入端，或非门U19的第二输入端 接管脚23，或非门U19的输出端接或非门U20的第一输入端；管脚10通过输入缓冲器U40 输出复位信号Reset，该Reset信号接或非门U20的第二输入端和或非门U22的第二输入 端，或非门U20的输出端通过输出缓冲器U26接管脚23 ；管脚3通过输入缓冲器U41接或 非门U21的第一输入端，或非门U21的第二输入端接管脚22，或非门U21的输出端接或非门 U22的第一输入端；或非门U22的输出端通过输出缓冲器U51接管脚22 ；管脚22和23分别 接或门U23的两个输入端，或门U23的输出端通过输出缓冲器U55接管脚14 ；管脚9通过输入缓冲器U48接与门U24的反向输入端，管脚6通过输入缓冲器U49 接与门U24的正向输入端，与门U24的输出端通过输出缓冲器U53接管脚17 ；管脚5通过输入缓冲器U42接D触发器Ull的数据端，D触发器Ull的输出端通 过输出缓冲器U47接管脚19，D触发器Ull的时钟端接时钟信号CLK1，输入缓冲器U42的 输出端进一步通过非门U32输出ClrPlusl信号；管脚4通过输入缓冲器U43接或非门U28的第一输入端，或非门U28的输出端通过 输出缓冲器U57接管脚18 ；所述ClrPlusl信号输入或非门U29的第二输入端，或非门U29 的第一输入端接管脚18，或非门U29的输出端接或非门U28的第二输入端；管脚1通过输入缓冲器U50输出时钟信号CLKl，该CLKl接D触发器U27的时钟端 和D触发器Ull的时钟端，D触发器U27的输出端通过非门U37接D触发器U27的数据端， D触发器U27的输出端进一步通过输出缓冲器U54接管脚20 ；管脚11接与门U33的第一输入端和与门U34的反向输入端，管脚21通过输入缓 冲器U44接与门U33的第二输入端和与门U34的正向输入端；与门U33的输出端接或非门 U30的第一输入端，或非门U30的第二输入端接管脚15，或非门U30的输出端接或非门U31 的第一输入端；与门U34的输出端接或非门U31的第二输入端，所述ClrPlusl信号输入或 非门U31的第三输入端，或非门U31的输出端通过输出缓冲器U58接管脚15 ；管脚8通过输入缓冲器U45接与门U60的第一反向输入端，所述Reset信号接与门U60的第二反向输入端，管脚13和7分别接与门U60的第一正向输入端和第二正向输入端，与门U60的第三正向输入端接管脚15，与门U60的输出端通过输出缓冲器U52接管脚 16。由以上方案可以看出，本实用新型可以带来如下效果1)由1片可编程GAL器件替代了复杂的传统TTL电路，电路得到了大面积的精简。2)结构简化使电路本身工作的稳定性更强。3)存储器的波形和控制芯片的内容可根据需要写入，不需要硬件变动，方便了调 试，降低了电路成本。
图1为本实用新型用于大功率脉冲调制器中的信号发射电路的原理框图。图2为本实用新型用于大功率脉冲调制器中的信号发射电路的电路图。图3为存储器中所预存波形的示意图。图4(a) 图4(d)为图2中控制芯片AT22V10的内部电路设计的原理图。
具体实施方式
以下结合附图并举实施例，对本实用新型进行详细描述。本实用新型提供了一种用于医用直线加速器的大功率脉冲调制器中控制电路的 信号发射电路，该信号发射电路的组成框图如图1所示，其包括计数器、存储器、逻辑控制 电路几个部分。计数器用于访问存储器，存储器用于存放波形；控制电路根据接收的外部信 号和存储器输出的若干信号，控制计数器的工作状态，从而实现对存储器的访问，令存储器 输出所需的控制信号波形。图2示出了本实用新型信号发射电路的具体电路图。如图2所示，该信号发射电 路包括控制芯片D21、计数器D17、计数器D18、存储器D19、输出缓冲器D10、输出缓冲器 D11、以及若干电阻和若干电容；其中，计数器D17和D18均采用74HC590芯片，存储器D19 采用27C512芯片，输出缓冲器DlO和Dll采用74HC14，控制芯片D21为可编程逻辑器件 AT22V10。存储器D19中预存了波形，如图3所示，预存波形包括由D19-11脚输出的计数 结束脉冲(清零脉冲)，由D19-12脚输出的闸流管原始脉冲，由D19-13脚输出的赋能原始 波形，由D19-15脚输出的ADCl系统同步信号，由D19-16脚输出的BLC系统同步信号，由 D19-17脚输出的AFC系统同步信号，由D19-18脚输出的AIC系统同步信号，以及由D19-19 脚输出的ADC2系统同步信号。控制芯片D21的管脚定义为管脚1为基准频率输入端、管脚2为故障2信号输 入端、管脚3为故障1输入端、管脚10为故障复位信号输入端、管脚13为赋能原始波形输 入端、管脚11为赋能脉冲使能信号输入端、管脚21为间流管脉冲反馈信号输入端、管脚9 为禁止间流管触发脉冲信号输入端、管脚8为禁止赋能信号输入端、管脚4为同步信号输入 端、管脚7为赋能稳压脉冲输入端、管脚6为间流管原始脉冲输入端、管脚5为计数结束脉 冲输入端、管脚19为计数清零输出端、管脚18为计数使能输出端、管脚17为间流管触发脉 冲输出端、管脚16为赋能脉冲输出端、管脚14为信号源故障输出端、管脚23为故障2指示 输出端、管脚22为故障1指示输出端、管脚20为计数基准信号输出端。[0033]基准频率信号输入控制芯片D21的管脚1以及计数器D17和D18的管脚13，控制 芯片D21的管脚20连接计数器D17和D18的管脚11，控制芯片D21的管脚19连接计数器 D17和D18的管脚10，控制芯片D21的管脚18连接计数器D17的管脚12，计数器D17的管 脚9连接计数器D18的管脚12。 计数器D17的管脚15和管脚1 7分别连接存储器D19的管脚10 3，计数器 D18的管脚15和管脚1 7分别连接存储器D19的管脚25、24、21、23、2、26、27和1。存储器D19的管脚11、12和13分别通过各自的电阻接输出缓冲器DlO的管脚9、 11和13 ；存储器D19的管脚15 19分别通过各自的电阻接输出缓冲器Dll的管脚13、3、 5、11、9。在输出缓冲器DlO上，管脚9通过电容C17接地，管脚11通过并联在一起的电容 C18和C19接地，管脚1、3、5均接地，管脚8接控制芯片D21的管脚5，管脚10接控制芯片 D21的管脚6，管脚12接控制芯片D21的管脚13。在输出缓冲器Dll上，管脚3、5、9、11和13分别通过一个电容接地，管脚1直接 接地，管脚4输出束流前沿切割系统(BLC)系统同步信号，管脚6输出自动频率控制系统 (AFC)系统同步信号，管脚8输出剂量监控系统(ADC)2的系统同步信号，管脚10输出栅控 枪(AIC)的系统同步信号，管脚12输出ADCl的系统同步信号。在控制芯片D21上，管脚22通过电阻R15连接发光二极管HL2的阳极，管脚23通 过电阻R16连接发光二极管HL3的阳极，发光二极管HL2和HL3的阴极接地。控制芯片D21为编程GAL器件，本实用新型的具体实施例中，其内部电路设计包括 如图4(a) (d)所示的几个部分，以下所述的管脚均为D21中的管脚。如图4(a)所示，管脚2(L0C_PIN[2])通过输入缓冲器U39接或非门U19的第一输 入端，或非门U19的第二输入端接管脚23，或非门U19的输出端接或非门U20的第一输入 端；管脚10通过输入缓冲器U40输出复位信号Reset，该Reset信号接或非门U20的第二 输入端和或非门U22的第二输入端，或非门U20的输出端通过输出缓冲器U26接管脚23 ； 管脚3通过输入缓冲器U41接或非门U21的第一输入端，或非门U21的第二输入端接管脚 22，或非门U21的输出端接或非门U22的第一输入端；或非门U22的输出端通过输出缓冲器 U51接管脚22 ；管脚22和23分别接或门U23的两个输入端，或门U23的输出端通过输出缓 冲器U55接管脚14。如图4(b)所示，管脚9通过输入缓冲器U48接与门U24的反向输入端，管脚6通 过输入缓冲器U49接与门U24的正向输入端，与门U24的输出端通过输出缓冲器U53接管 脚17。如图4(c)所示，管脚5通过输入缓冲器U42接D触发器Ull的数据端，D触发器 Ull的输出端通过输出缓冲器U47接管脚19，D触发器Ull的时钟端接时钟信号CLKl，输入 缓冲器U42的输出端进一步通过非门U32输出ClrPlusl信号。管脚4通过输入缓冲器U43接或非门U28的第一输入端，或非门U28的输出端通过 输出缓冲器U57接管脚18 ；所述ClrPlusl信号输入或非门U29的第二输入端，或非门U29 的第一输入端接管脚18，或非门U29的输出端接或非门U28的第二输入端。管脚1通过输入缓冲器U50输出时钟信号CLKl，该CLKl接D触发器U27的时钟端 和D触发器Ull的时钟端，D触发器U27的输出端通过非门U37接D触发器U27的数据端，D触发器U27的输出端进一步通过输出缓冲器U54接管脚20。如图4(d)所示，管脚11接与门U33的第一输入端和与门U34的反向输入端，管脚 21通过输入缓冲器U44接与门U33的第二输入端和与门U34的正向输入端；与门U33的输 出端接或非门U30的第一输入端，或非门U30的第二输入端接管脚15，或非门U30的输出端 接或非门U31的第一输入端；与门U34的输出端接或非门U31的第二输入端，所述Clr Plusl 信号输入或非门U31的第三输入端，或非门U31的输出端通过输出缓冲器U58接管脚15 ；管脚8通过输入缓冲器U45接与门U60的第一反向输入端，所述Reset信号接与 门U60的第二反向输入端，管脚13和7分别接与门U60的第一正向输入端和第二正向输入 端，与门U60的第三正向输入端接管脚15，与门U60的输出端通过输出缓冲器U52接管脚 16。上述信号发生器的工作原理为外部送来的基准频率信号输入给计数器D17、D18的13脚作为计数器内部RS触发 器的时钟信号；基准频率信号进一步输入给控制芯片D21的1脚被D21内部的D触发器U27 进行分频后经20脚送给D17、D18的11脚作为计数器的计数基准时钟；当控制芯片D21的 4脚收到系统送来的同步信号后经D21内部的触发器将18脚置为低电平送给D17的计数时 钟使能端12脚，此时D17开始计数，存储器D19将被访问的地址中的数据经RC滤波后给输 出缓冲器输出；当D17计数满时其进位端9脚置低送给D18的计数时钟使能端12脚，实现 计数器的级联，从而可以访问整个存储器。当一个工作周期结束时，计数器D17和D18的10 脚将产生一个计数结束脉冲给D21的5脚，经D21内部的D触发器Ull展宽后通过19脚形 成计数清零信号送给D17和D18的10脚，此时计数器D17和D18结束计数并清零，等待下 一个工作周期开始。输出缓冲器DlO的10脚产生的闸流管原始脉冲送给D21的6脚，在D21中，该闸 流管原始脉冲同外部送给D21的9脚的禁止间流管触发脉冲信号相与后经17脚产生闸流 管触发脉冲输出给外部电路。输出缓冲器DlO的12脚产生的赋能原始波形送给D21的13脚，在D21内部赋能 原始波形送给与门U60 ；当D21的21脚收到外部电路送来的闸流管脉冲反馈信号、11脚收 到赋能脉冲使能信号时，这两个波形经内部的门电路构成的RS触发器送给TOO，这两个波 形同8脚收到的禁止赋能信号、7脚收到赋能稳压脉冲、10脚的故障复位信号相与后经D21 的16脚产生赋能脉冲信号输出给外部电路。外部电路对信号源产生的波形进行判断处理后会形成故障信号1、故障信号2送 给D21的2、3脚，这两个故障信号经D21内部的触发器进行锁定后分别通过22脚、23脚送 给发光管HL2和HL3作信号源状态指示，并在14脚产生信号源故障信号送给外部电路。系统外部电路产生的故障复位信号和存储器产生的计数结束脉冲还用来复位D21 内部触发器的输出状态，使之恢复到一个周期的初始状态。综上所述，以上仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的 保护范围。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包 含在本实用新型的保护范围之内。
权利要求1. 一种用于大功率脉冲调制器中的信号发射电路，其特征在于，该信号发射电路用于 医用直线加速器，包括控制芯片D21、计数器D17、计数器D18、预存有所需波形的存储器 D19、输出缓冲器D10、输出缓冲器D11、以及若干电阻和若干电容；其中，计数器D17和D18 均采用74HC590芯片，存储器D19采用27C512芯片，输出缓冲器DlO和Dll采用74HC14，控 制芯片D21为可编程逻辑器件AT22V10 ；控制芯片D21的管脚定义为管脚1为基准频率输入端、管脚2为故障2信号输入端、 管脚3为故障1输入端、管脚10为故障复位信号输入端、管脚13为赋能原始波形输入端、 管脚11为赋能脉冲使能信号输入端、管脚21为间流管脉冲反馈信号输入端、管脚9为禁止 闸流管触发脉冲信号输入端、管脚8为禁止赋能信号输入端、管脚4为同步信号输入端、管 脚7为赋能稳压脉冲输入端、管脚6为间流管原始脉冲输入端、管脚5为计数结束脉冲输入 端、管脚19为计数清零输出端、管脚18为计数使能输出端、管脚17为闸流管触发脉冲输出 端、管脚16为赋能脉冲输出端、管脚14为信号源故障信号输出端、管脚23为故障2指示输 出端、管脚22为故障1指示输出端、管脚20为计数基准信号输出端；基准频率信号输入控制芯片D21的管脚1以及计数器D17和D18的管脚13，控制芯片 D21的管脚20连接计数器D17和D18的管脚11，控制芯片D21的管脚19连接计数器D17 和D18的管脚10，控制芯片D21的管脚18连接计数器D17的管脚12，计数器D17的管脚9 连接计数器D18的管脚12;计数器D17的管脚15和管脚1 7分别连接存储器D19的管脚10 3，计数器D18的 管脚15和管脚1 7分别连接存储器D19的管脚25、24、21、23、2、26、27和1 ；存储器D19的管脚11、12和13分别通过各自的电阻接输出缓冲器DlO的管脚9、11和 13 ；存储器D19的管脚15 19分别通过各自的电阻接输出缓冲器Dll的管脚13、3、5、11、 9 ；在输出缓冲器DlO上，管脚9通过电容C17接地，管脚11通过并联在一起的电容C18 和C19接地，管脚1、3、5均接地，管脚8接控制芯片D21的管脚5，管脚10接控制芯片D21 的管脚6，管脚12接控制芯片D21的管脚13 ；在输出缓冲器Dll上，管脚3、5、9、11和13分别通过一个电容接地，管脚1直接接地， 管脚4输出束流前沿切割系统BLC同步信号，管脚6输出自动频率控制系统AFC同步信号， 管脚8输出剂量监控系统ADC2的系统同步信号，管脚10输出栅控枪AIC的系统同步信号， 管脚12输出ADCl的系统同步信号；在控制芯片D21上，管脚22通过电阻R15连接发光二极管HL2的阳极，管脚23通过电 阻R16连接发光二极管HL3的阳极，发光二极管HL2和HL3的阴极接地； 所述控制芯片D21的内部电路设计为管脚2通过输入缓冲器U39接或非门U19的第一输入端，或非门U19的第二输入端接 管脚23，或非门U19的输出端接或非门U20的第一输入端；管脚10通过输入缓冲器U40输 出复位信号Reset，该Reset信号接或非门U20的第二输入端和或非门U22的第二输入端， 或非门U20的输出端通过输出缓冲器似6接管脚23 ；管脚3通过输入缓冲器U41接或非门 U21的第一输入端，或非门U21的第二输入端接管脚22，或非门U21的输出端接或非门U22 的第一输入端；或非门U22的输出端通过输出缓冲器TOl接管脚22 ；管脚22和23分别接 或门U23的两个输入端，或门U23的输出端通过输出缓冲器U55接管脚14 ；管脚9通过输入缓冲器U48接与门UM的反向输入端，管脚6通过输入缓冲器U49接 与门U24的正向输入端，与门U24的输出端通过输出缓冲器U53接管脚17 ；管脚5通过输入缓冲器U42接D触发器Ull的数据端，D触发器Ull的输出端通过输 出缓冲器U47接管脚19，D触发器Ull的时钟端接时钟信号CLKl，输入缓冲器U42的输出 端进一步通过非门U32输出ClrPlusl信号；管脚4通过输入缓冲器U43接或非门似8的第一输入端，或非门似8的输出端通过输 出缓冲器U57接管脚18 ；所述ClrPlusl信号输入或非门U29的第二输入端，或非门U29的 第一输入端接管脚18，或非门U29的输出端接或非门似8的第二输入端；管脚1通过输入缓冲器U50输出时钟信号CLKl，该CLKl接D触发器U27的时钟端和D 触发器Ull的时钟端，D触发器U27的输出端通过非门U37接D触发器U27的数据端，D触 发器U27的输出端进一步通过输出缓冲器UM接管脚20 ；管脚11接与门U33的第一输入端和与门U34的反向输入端，管脚21通过输入缓冲器 U44接与门U33的第二输入端和与门U34的正向输入端；与门U33的输出端接或非门U30的 第一输入端，或非门U30的第二输入端接管脚15，或非门U30的输出端接或非门U31的第 一输入端；与门U34的输出端接或非门U31的第二输入端，所述ClrPlusl信号输入或非门 U31的第三输入端，或非门U31的输出端通过输出缓冲器U58接管脚15 ；管脚8通过输入缓冲器U45接与门U60的第一反向输入端，所述Reset信号接与门U60 的第二反向输入端，管脚13和7分别接与门U60的第一正向输入端和第二正向输入端，与 门U60的第三正向输入端接管脚15，与门U60的输出端通过输出缓冲器U52接管脚16。
专利摘要本实用新型公开了一种用于大功率脉冲调制器中的信号发射电路，该信号发射电路用于医用直线加速器，属于脉冲调制器技术领域。该信号发射电路采用一片可编程逻辑器件，替代结构复杂的控制电路来控制计数器对存储器进行访问，从而产生调制器工作时各部分所需要的各种控制信号，整个信号发射电路具有结构简单、体积较小、受电磁干扰较轻、性能稳定的优点。
文档编号H03K7/08GK201893764SQ201020606419
公开日2011年7月6日 申请日期2010年11月15日 优先权日2010年11月15日
发明者吴建兴, 张均衡, 彭东风, 王春波, 邓勇 申请人:江苏海明医疗器械有限公司