动态组件匹配方法及使用此方法的连续时间σ-δ调制器的制作方法

文档序号:7522798
专利名称:动态组件匹配方法及使用此方法的连续时间σ-δ调制器的制作方法
技术领域
本发明有关于Σ -Δ调制器(Sigma-Delta Modulator)以及动态组件匹配 (dynamic element matching,简称DEM)方法,特别有关于使用具有低延迟的DEM的连续时间Σ - Δ调制器与DEM方法。
背景技术
请参考图1,图1为使用DEM的传统连续时间Σ -Δ调制器100的示意图。如图 1所示,连续时间Σ -Δ调制器100包含频率响应模块102、量化器104、DEM模块106、数模转换器(digital-to-analog converter,简称DAC) 108、加法器110以及数字低通滤波器 (low-pass filter,简称LPF) 112。在加法器110的第一输入端接收第一连续时间信号x(t) 以作为来源信号,而在加法器110的第二输入端输入第二连续时间信号y(t)用于补偿第一连续时间信号x(t)中可能的错误。由频率响应模块102所产生的连续时间信号q(t)根据输入至量化器104的时钟信号ck由量化器104进行采样。DEM模块106负责将量化器104 的数字输出信号的不匹配移动至高频,这样一来,在图1所示的回路(loop)的下一期间,不匹配将会随着噪声一起被低通滤波器112滤除掉。需要注意的是,DEM模块106的输入信号以及输出信号均为数字的,这样一来,DAC 108负责将DEM模块106的数字输出信号转换至模拟反馈信号,即,第二连续时间信号y(t)。请注意,数字低通滤波器112有助于量化器 104的输出信号的噪声整形(noise shaping)以及下采样(down sampling) 0请参考图2,图2为图1所示的来自DAC 108的模拟反馈信号y(t)的过度回路延迟的波形示意图。在时钟信号ck的单一期间里,必须为量化器104以及DEM模块106包留有限的时间槽,这样一来,过度回路延迟则出现在模拟反馈信号y(t)中。请参考图3,图3为当图1所示的DAC 108用不归零(non-return-to-zero, NRZ) DAC实施时的波形示意图。请注意,DAC 108的输出信号不为零,如图3所示,且必须应用于时钟信号ck的整个周期。所以,如果必须为DEM模块106保留时间槽,则会出现相同的过度回路延迟。除此之外,在时钟信号ck的相同周期里,DAC 108的输出信号必须在量化器 104的数字输出信号产生时以反馈的方式输出至加法器110,这样一来,为DEM模块106保留的时间槽则不可用了。否则,图3所示的过度回路延迟会明显增加回路阶数(order)且会导致连续时间Σ -Δ调制器100的不稳定性。这表明了一个事实就是用不归零DAC来实施DAC 108必须面临连续时间Σ -Δ调制器100的回路稳定性与为DEM模块106保留的可用延迟之间的权衡。请参考图4,图4为当图1所示的DAC 108用归零(return-to-zero,RZ)DAC实施时的波形示意图。如图4所示,与图3相比,由于DAC 108的输出信号有时为零,则在时钟信号ck的单一周期结束前,DAC 108的所需的持续时间会被切割,这样一来,可用的延迟则为DEM模块106保留。由于传统的Σ -Δ调制器使用过采样(over-sampling),相关的采样频率必须高,这样一来,时钟信号ck的周期才会短,所以,DEM模块106的可用延迟必须尽量短。
DEM模块106用以平衡DAC 108的DAC单元的使用可能性。请参考图5,图5为 DEM模块106怎样在DAC 108的DAC单元之间进行平衡的示意图。请注意,码包含code (1), code O),...,以及code (6),假设码按顺序输入至DAC 108。每一行多个填充的区域表示在时间t多个比特被填充,这样一来,code (t) = η表示η比特应该被放入时间t的行。从图5可以看出,每一列对应于特定的DAC单元,在码被输入至DAC 108时,每一 DAC单元在码期间仅仅被用了 2或3次,因为码中的比特以重排(shuffle)以及统一的方式被填充至 DAC单元。结果,DAC单元的长期被使用的可能性将接近彼此相等。如果DEM模块106没有应用于DAC 108,DAC单元之间的不匹配将限制连续时间Σ -Δ调制器100的线性,且可表示为什么应该应用DEM模块106用以与DAC 108合作。请参考图6,图6为图5所显示的技术怎样工作在图1所显示的连续时间Σ - Δ调制器100的示意图。请注意,图6中列出的表格,每一列的比特表示具有值在0和3之间的特定码,而每一列表示量化器104的一比较器的一特定比特。请参考这些行在左边表格且还没有被DEM模块106处理过的码,码中的比特均按照比较器Α、Β以及C的顺序被填充,这样一来,对应于比较器A的DAC 108的DAC单元一定比其它DAC单元更常被使用。DEM模块 106按以下方式来安排码中的比特=(I)Code(I) =0,不需要放置任何比特;(2) Code O)= 2,顺序放置对应于A’以及B’的两比特;(3) Code (3) = 1,由于在上一码Code O)的结束比特对应于B’放置,在B’旁边的C’放置一比特;(4) CodeG) = 3,由于在上一码Code (3) 的结束比特对应于C’放置,按顺序在对应于A’(需要注意的是A’循环位于C’旁边)、B’ 以及C,放置三比特;(5) Code (5) = 2,由于在上一码CodeG)的结束比特对应于C,放置, 按顺序在对应于A’(需要注意的是A’循环位于C’旁边)放置两比特。从图6右边的表格可以看出,在DEM模块106安排完码中的比特后,根据图6左边的表格对应于A’、B’以及 C’的使用可能性被平衡了。然而,来自DEM模块106的输出信号在时钟信号ck的相同周期中,与自量化器104 的比较器A、B以及C产生的原始数据(即图6左边表格的码)一起输入至DAC 108。所以, 会产生过度回路延迟,以致于DAC 108中产生错误。

发明内容
为了解决上述技术问题,本发明提供一种用于连续时间Σ -Δ调制器的动态组件匹配方法。本发明实施例提供一种用于连续时间Σ -Δ调制器的动态组件匹配方法。动态组件匹配方法包含根据数模转换器的多个数模转换单元使用的平衡,通过以选择设定循环移动多个可用比特,来将来自量化器的多个比较器的多个输出比特重排;以及将多个重排后的输出比特输出至数模转换器。本发明实施例还提供一种用于连续时间Σ -Δ调制器的动态组件匹配方法,包含提供量化器的多个比较器自频率响应模块将频率响应信号转换成多个比特,每个比特自多个比较器的对应的比较器输出;根据数模转换器的多个数模转换单元使用的平衡,以选择设定通过循环移动不同数目的多个可用比特,将自多个比较器输出的多个比特重排; 提供数字比较器,通过将预测码与进入码进行比较来决定该重排的多个比特。利用本发明所揭露的用于连续时间Σ -Δ调制器的DEM方法,采样信号的每个周期中,用于相关DEM操作的时间槽可以明显的增加。


图1为使用DEM的传统连续时间Σ -Δ调制器的示意图。图2为图1所示的来自DAC的模拟反馈信号y(t)号的过度回路延迟的波形示意图。图3为当图1所示的DAC用不归零DAC实施时的波形示意图。图4为为当图1所示的DAC用归零DAC实施时的波形示意图。图5为DEM模块怎样在DAC的DAC单元之间进行平衡的示意图。图6为图5所显示的技术怎样工作于图1所显示的连续时间Σ -Δ调制器的示意图。图7为根据本发明第一实施例的连续时间Σ -Δ调制器的示意图。图8为图7中所示的连续时间Σ -Δ调制器相关波形图。图9为解释量化器、数字多任务器、DEM模块以及归零DAC在量化器的比较器上执行动态组件匹配的合作的示意图。图10为根据本发明第二实施例的连续时间Σ -Δ调制器的示意图。图11为图10中所示的连续时间Σ -Δ调制器相关波形图。图12所示的示意图用以解释量化器104、数字多任务器210、DEM组306的DEM模块以及数字比较器312执行动态组件匹配的合作。图13为根据本发明第一实施例应用于图7所示的连续时间Σ -Δ调制器以及图 9的相关示意图的DEM方法流程图。图14为根据本发明第二实施例应用于图10所示的连续时间Σ -Δ调制器以及图 12的相关示意图的DEM方法流程图。
具体实施例方式为了解决背景技术中所描述的缺陷,本发明揭露了多个连续时间Σ "Δ调制器。 所揭露的连续时间Σ -Δ调制器中,DEM模块106从回路中移除,此回路包含频率响应模块 102、量化器104、DEM模块106、DAC 108以及加法器110,这样一来,在时钟信号ck的相同周期(cycle)中,来自DEM模块106的输出信号不需要与自量化器104的比较器产生的原始数据(raw data) 一起输入至DAC 108。除此之外,来自DEM模块106的输出信号在自DEM 模块106产生后的下一相邻周期中,被DAC 108处理,即,来自DEM模块106的输出信号被延迟一个周期,用来被DAC 108处理,这样一来,DEM模块106的延迟并不像背景技术中时钟信号ck的每个周期里那么严格。请参考图7,图7为根据本发明第一实施例的连续时间Σ -Δ调制器200的示意图。且一并参考图8,图8为图7中所示的连续时间Σ -Δ调制器200相关波形图。如图7 所示,与图1中的连续时间Σ -Δ调制器100相比,DEM模块106从连续时间Σ -Δ调制器 100的回路中移除,且加入数字多任务器210用以帮助与DEM模块106合作以及重排量化器104的比较器,每个比较器对应于DAC 108的特定的DAC单元,这样一来,每个DAC单元则可以有效的被重排。请注意,DEM模块106的操作独立于回路中的操作与信号,此回路包含频率响应模块102、量化器104、数字多任务器210、DAC 208以及加法器110。除此之外, DAC 108也由归零DAC 208所代替,用以避免图2中的过度回路延迟。连续时间Σ -Δ调制器200包含频率响应模块102、量化器104、DEM模块106、数字多任务器210、归零DAC 208、 加法器110以及数字低通滤波器112。来自量化器104的输出比特根据前一周期的DEM结果选择经由数字多任务器210输入至DAC 208,且来自量化器104的输出比特也输入至DEM 模块106,用以计算下一周期的数字多任务器210的选择结果。所以,从图8可以看出,除了为量化器104保留的一短时间槽,在时钟信号ck相同周期中剩余的时间可以完全保留给 DEM模块106,因为此时由DEM模块处理的输出比特在下一周期中将作为数字多任务器210 的输入比特。 为了进一步解释连续时间Σ -Δ调制器200的特性或好处,图9所示的示意图用以解释量化器104、数字多任务器210、DEM模块106以及归零DAC 208在量化器104的比较器上执行动态组件匹配的合作。请注意,为了简要的描述以及图示,图9仅仅显示了范围从0至3的处理过的码的值的状态,所以,量化器104中只有三个比较器,以及数字多任务器210中只有三个子多任务器2101、2102以及2103。来自量化器104的输出比特,即,来自比较器A、B以及C的输出比特,分别输入至数字多任务器210的子多任务器以及DEM模块106。DEM模块106负责决定三个选择信号selA、selB以及selC,所有的选择信号将分别输入至子多任务器2101、2102以及2103。所以,每个子多任务器2101、2102以及2103接收所有来自比较器A、B以及C的输出比特,并根据选择信号selA、selB以及selC中的对应一个选择信号,将来自量化器104的三个输出比特之一输出至DAC 208。以图9中所示的两个表格为例,其中左边的表格表示被数字多任务器210以及DEM模块106处理之前的原始数据,而右边的表格表示被数字多任务器210以及DEM模块106处理之后的数据。当 Code(I) = 0出现时,包含selA、selB以及selC的选择设定均不更新。当CodeQ) = 2出现时,两个比特1自比较器A以及B输出,同时(或相同周期),根据先前周期的选择设定, 即,当Code (1) = 0出现的周期。子多任务器2101根据选择信号selA允许来自比较器A的输出比特,子多任务器2102根据选择信号selB允许来自比较器B的输出比特,子多任务器 2103根据选择信号selC允许来自比较器C的输出比特,在Code (3) = 1出现的下一周期, 包含SelA、SelB以及selC的选择设定将循环向下移动两个位置或数位,且只有比特1自比较器A输出。在Code(3) = 1出现的周期,子多任务器2101根据选择信号selA允许来自比较器C的输出比特,子多任务器2102根据选择信号selB允许来自比较器A的输出比特, 子多任务器2103根据选择信号selC允许来自比较器B的输出比特。在Code = 3出现的周期,包含selA、selB以及selC的选择设定将循环向下移动一个位置或数位,且三个比特1自比较器A、B以及C输出。在相同的周期,子多任务器2101根据选择信号selA允许来自比较器A的输出比特,子多任务器2102根据选择信号selB允许来自比较器B的输出比特,子多任务器2103根据选择信号selC允许来自比较器C的输出比特。在Code (5) =2 出现的周期,包含selA、selB以及selC的选择设定将循环向下移动三个位置或数位,且两个比特1自比较器A以及B输出。在相同的周期,子多任务器2101根据选择信号selA允许来自比较器A的输出比特,子多任务器2102根据选择信号selB允许来自比较器B的输出比特,子多任务器2103根据选择信号selC允许来自比较器C的输出比特。在下一周期, 包含selA、selB以及selC的选择设定将循环向下移动两个位置或数位。
通过观察图9中右边的表格可以发现在子多任务器2101、2102以及2103中,图9 所示的右边的表格的每一列表示根据在时钟信号ck的前一周期输入的码来允许来自比较器A、B以及C的输出比特的循环移动顺序。举例来说,Code(3) = 1影响对应至Code (4) =3的列的循环移动顺序。与图6所示比较,使用来自比较器A、B以及C的输出比特的允许顺序,来替代循环移动来自量化器104的输出比特,这样一来,用于DEM模块106的时间槽可以在时钟信号ck的每个周期内明显的变短。将图7、图8以及图9进行总结,在时钟信号ck的每个周期内用于DEM模块106的时间槽可以减少,因为(I)DEM模块106自连续时间Σ -Δ调制器的回路中移除;以及(2)使用来自比较器A、B以及C的输出比特的允许顺序,来替代循环移动来自量化器104的输出比特,这样一来,用于DEM模块106的时间槽可以在时钟信号ck的每个周期内明显的变短。 需要注意的是,如果DEM结果的延迟可以保持足够低,前述技术可以应用至不归零DAC。请参考图10,图10为根据本发明第二实施例的连续时间Σ -Δ调制器300的示意图。请一并参考图11,图11为图10中所示的连续时间Σ -Δ调制器300相关波形图。 如图10所示,并与图1以及图7所示的连续时间Σ -Δ调制器100和200进行比较,包含多个DEM模块的DEM组306用以替代DEM模块106,除此之外,数字比较器312进一步用以与数字多任务器210以及DEM组306合作。DEM组306的输入端耦接至量化器104的输出端,用以接收来自量化器104的比较器的多个输出比特。DEM组306的输出端耦接至数字多任务器210的第一输入端,用以选择来自DEM组306的特定DEM模块的一组可用输出比特。 数字比较器312包含耦接至量化器104的输出端的一输入端,用以接收来自量化器104的比较器的多个输出比特,且数字比较器312还包含耦接至数字多任务器210的第二输入端的一输出端,用以帮助数字多任务器210决定被DEM组306的哪一 DEM模块处理过的比特将被数字多任务器210允许。与从图8中观察到的类似,在图11中,除了为量化器104保留的一短时间槽,在时钟信号ck相同周期中剩余的时间可以完全保留给DEM组306,因为侯选的输出比特已经提前自DEM组306产生,这样一来,一非常短的时间槽用以自DEM组306 选择一组特定的DEM结果。请注意,数字比较器312以及DEM组306的操作独立于回路中的操作与信号,此回路包含频率响应模块102、量化器104、数字多任务器210、DAC 208以及加法器110。为了进一步解释连续时间Σ -Δ调制器300的特性或好处,图12所示的示意图用以解释量化器104、数字多任务器210、DEM组306的DEM模块以及数字比较器312执行动态组件匹配的合作。请注意,为了简要的描述以及图示,图12仅仅显示了范围从0至3的处理过的码的值的状态,所以,DEM组306中只有三个DEM模块。图12中的操作可以简要的描述于下(1)将来自量化器104的码Code (η)延迟时钟信号ck的一个周期以产生延迟后的码Code(n-l) ; (2)分别通过DEM模块DEM 0,DEM 1以及DEM 2计算对应码Code (n_l)-1, Code (n-1)以及Code (n_l) +1的DEM结果,并提前将DEM结果储存于DEM组306的查找表中;(3)通过数字比较器 312 将码 Code (n-1)-1,Code (n-1)以及 Code (n_l)+1 与码 Code (η) 进行比较,用以将码Code (n-1)-1,Code (n-1)以及Code (n_l)+1中的匹配后的码输入至数字多任务器210 ; (4)根据来自数字比较器312的匹配后的码,自DEM模块DEM 0,DEM 1以及DEM 2中选择一 DEM结果。请注意,由于在连续时间Σ - Δ调制器300中使用过采样 (over-sampling),相邻码(如码Code (n_l)以及Code(Ii))之间的差异不大,所以,由于码的值的范围是从0至3,相邻码Code(Ii-I)以及Code (η)之间的合理的候选差异为士 1。DEM 组306的DEM模块提前计算后选DEM结果,并当码Code (η)自量化器104输出时,在储存于DEM组306中的查找表中查找候选DEM结果,需要注意的是,范例查找DEM结果显示为图 12中DEM模块DEM 0,DEM 1以及DEM 2右边的子表。同时,数字比较器312将用以预测码 Code (η)的值的码&)(^(11-1)-1,(0(^(11-1)以及 Code (η_1)+1 与码 Code (η)进行比较,用以输出码Code(Ii-I)-I,Code(Ii-I)以及Code (η_1)+1中的一个至数字多任务器210。最后,数字多任务器210自数字比较器312选择码Code(Ii-I)-1,Code(Ii-I)以及Code (η_1)+1中的一个。从DEM模块DEM 0,DEM 1以及DEM 2右边的子表可以看出,当Code (1) = O出现时, 自DEM模块DEM 2选择所预测的列码;当Code (2) = 1出现时,自DEM模块DEM2选择所预测的列码;当Code(3) =2出现时,自DEM模块DEM O选择所预测的列码。需要注意的是, 所预测的列码根据动态组件匹配来选择,如前所述,相关技术不再重复解释。根据图10、图11以及图12的显示,在时钟信号ck的每个周期内用于DEM组306 的时间槽明显的减少,因为(I)DEM结果预先被计算且储存于DEM组306的查找表中,这样一来,自量化器104输出的码的相关最终结果可以在任何时间被查找;(2)数字比较器312 的比较花费很短的时间槽,这样一来,比较结果用作数字多任务器210自对应的DEM模块获得相关以及查找DEM结果的快捷键。所以,根据图12的相关描述,连续时间Σ -Δ调制器 300可以在时钟信号ck的每个周期降低很多DEM延迟。需要注意的是,连续时间Σ -Δ调制器200以及300为全数字(all-digital)以节省电力,占据较小区域,以及在本发明相关实施例中获得实时的计算结果。请参考图13,图13为根据本发明第一实施例应用于图7所示的连续时间Σ - Δ调制器200以及图9的相关示意图的DEM方法流程图。根据图13,DEM方法包含以下步骤步骤502 根据数字多任务器,通过循环移动选择设定,自量化器的多个比较器重排多个输出比特,以平衡使用每个DAC单元的可能性;步骤504 输出重排后的输出比特至DAC。请参考图14,图14为根据本发明第二实施例应用于图10所示的连续时间Σ - Δ 调制器300以及图12的相关示意图的DEM方法流程图。根据图14,DEM方法包含以下步骤步骤602 量化器的多个比较器将来自频率响应模块的频率响应信号转换成多个比特,每个比特自多个比较器的对应比较器输出;步骤604 将包含量化器的多个输出比特的第一码延迟输入至量化器的采样时钟信号的一周期;步骤606 为DEM组的每个DEM模块,计算对应于来自第二码的多个候选差异的候选DEM结果,第二码由将第一码延迟采样时钟信号的一周期而产生;步骤608 根据使用DAC的DAC单元的平衡,通过以选择设定循环移动不同数目的可用比特,将自多个比较器输出的多个比特重排;步骤610 =DEM组保留查找表,用以储存所计算的候选DEM结果;步骤612 通过将多个候选差异与第二码相加以产生预测码,将预测码与第一码进行比较;以及步骤614 数字多任务器根据与第一码匹配并通过使用数字比较器的结果而输出的预测码,于采样时钟信号的每一周期,允许从查找表中查出的候选DEM结果。需要注意的是,图13以及图14中所示流程图的执行顺序在本发明实施例中可以被取代或是交换,所以,图13以及图14中所示流程图的执行顺序并不限制于此。本发明所揭露了连续时间Σ-Δ调制器以及运用于所揭露的连续时间Σ-Δ调制器的DEM方法。在连续时间Σ -Δ调制器以及DEM方法的帮助下,采样信号的每个周期中, 用于相关DEM操作的时间槽可以明显的增加。10
权利要求
1.一种用于连续时间Σ -Δ调制器的动态组件匹配方法,包含根据数模转换器的多个数模转换单元使用的平衡,通过以选择设定循环移动多个可用比特,来将来自量化器的多个比较器的多个输出比特重排;以及将该多个重排后的输出比特输出至该数模转换器。
2.根据权利要求1所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,该根据数模转换器的多个数模转换单元之间使用的平衡,通过以选择设定循环移动多个可用比特,来将来自量化器的多个比较器的多个输出比特重排的步骤包含提供数字多任务器的多个子多任务器以接收来自该多个比较器的该多个输出比特;以及提供动态组件匹配模块用以决定允许该多个比较器的该多个输出比特中的一个输出比特,以在每个子多任务器作为结果被输出至该数模转换器。
3.根据权利要求1所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,该连续时间Σ -Δ调制器包含频率响应模块;该量化器,该量化器的输入端耦接至该频率响应模块的输出端; 数字多任务器,该数字多任务器的第一输入端耦接至该量化器的输出端; 动态组件匹配模块,该动态组件匹配模块的输入端耦接至该量化器的该输出端,以及该动态组件匹配模块的输出端耦接至该数字多任务器的第二输入端;该数模转换器,该数模转换器的输入端耦接至该数字多任务器的输出端;以及加法器,该加法器的第一输入端用以接收连续时间信号,该加法器的第二输入端耦接至该数模转换器的输出端,以及该加法器的输出端耦接至该频率响应模块的输入端; 数字低通滤波器,该数字低通滤波器的输入端耦接至该量化器的该输出端; 其中,该量化器的多个输出信号在当前周期中被传送至该动态组件匹配模块,以在下一周期决定该数字多任务器的选择结果。
4.根据权利要求3所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,该数模转换器为归零数模转换器。
5.一种用于连续时间Σ -Δ调制器的动态组件匹配方法,包含提供量化器的多个比较器自频率响应模块将频率响应信号转换成多个比特,每个比特自该多个比较器的对应的比较器输出;根据数模转换器的多个数模转换单元使用的平衡,以选择设定通过循环移动不同数目的多个可用比特,将自该多个比较器输出的该多个比特重排;提供数字比较器,通过将预测码与进入码进行比较来决定该重排的多个比特。
6.根据权利要求5所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,更包含将包含该量化器的多个输出比特的第一码延迟输入至该量化器的采样时钟信号的一周期;对一动态组件匹配组的每个动态组件匹配模块计算对应于来自第二码的多个候选差异的多个候选动态组件匹配结果,该第二码由将该第一码延迟该采样时钟信号一个周期而产生;使该动态组件匹配组保留查找表,用以储存该所计算的候选动态组件匹配结果; 通过将该多个候选差异与该第二码相加产生多个预测码,并将该多个预测码与该第一码进行比较;使数字多任务器根据与该第一码匹配以及自该数字比较器输出的预定码,在该采样时钟信号的每一周期,允许从该查找表中查出的候选动态组件匹配结果。
7.根据权利要求6所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,使用动态组件匹配的该连续时间Σ -Δ调制器包含该频率响应模块;该量化器,该量化器的输入端耦接至该频率响应模块的输出端,用以输出该多个进入码;该动态组件匹配组,包含多个动态组件匹配模块,该动态组件匹配组的输入端耦接至该量化器的输出端,用以提前产生并储存该多个预测码;该数字多任务器,该数字多任务器的第一输入端耦接至该动态组件匹配组的输出端; 该数字比较器,该数字比较器的输入端耦接至该量化器,以及该数字比较器的输出端耦接至该数字多任务器;该数模转换器,该数模转换器的输入端耦接至该数字多任务器的输出端; 加法器,该加法器的第一输入端用以接收连续时间信号,该加法器的第二输入端耦接至该数模转换器的输出端,以及该加法器的输出端耦接至该频率响应模块的输入端;以及数字低通滤波器,该数字低通滤波器的输入端耦接至该量化器的该输出端。
8.根据权利要求7所述的用于连续时间Σ-Δ调制器的动态组件匹配方法,其特征在于,该数模转换器为归零数模转换器。
全文摘要
本发明涉及用于连续时间∑-Δ调制器的动态组件匹配方法。动态组件匹配方法包含根据数模转换器的多个数模转换单元使用的平衡,通过以选择设定循环移动多个可用比特,来将来自量化器的多个比较器的多个输出比特重排;以及将多个重排后的输出比特输出至数模转换器。利用上述用于连续时间∑-Δ调制器的动态组件匹配方法,在采样信号的每个周期中,用于相关DEM操作的时间槽可以明显的增加。
文档编号H03M1/66GK102386928SQ20111035421
公开日2012年3月21日 申请日期2009年9月1日 优先权日2008年9月1日
发明者林永裕, 黄胜瑞 申请人:联发科技股份有限公司
再多了解一些
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1