专利名称：基于阈值逻辑的set/mos混合结构的7-3计数器的制作方法
技术领域：
本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/M0S混合结构的7-3计数器。
背景技术：
7-3计数器作为基本的数字电路单元，能够计算输入信号中高电平的个数，编码为3位的二进制数。7-3计数器广泛应用于乘法器、多输入加法器以及数字信号处理器中。现有的7-3计数器主要由传统的CMOS晶体管构成。基于CMOS器件的7-3计数器电路结构复杂，需要消耗较多的晶体管，电路功耗较大，集成度不高。
发明内容
本发明的目的是提供一种基于阈值逻辑的SET/M0S混合结构的7-3计数器。本发明采用以下方案实现一种基于阈值逻辑的SET/M0S混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/M0S混合电路构成，其阈值为1. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。在本发明一实施例中，所述七、八、九输入阈值逻辑门的阈值逻辑满足逻辑方程
权利要求
1.一种基于阈值逻辑的SET/M0S混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/M0S混合电路构成，其阈值为1. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。
2.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构的7-3计数器，其特征在于所述七、八、九输入阈值逻辑门的阈值逻辑满足逻辑方程
3.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构的7-3计数器，其特征在于所述的SET/M0S混合电路包括一 PMOS管，其源极接电源端Kdd ；一 NMOS管，其漏极与所述PMOS管的漏极连接；以及一 SET管，其与所述NMOS管的源极连接。
4.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构的7-3计数器，其特征在于所述PMOS管M1的参数满足沟道宽度《为22 nm，沟道长度Zp为154 nm，栅极电压。为0. 4V ；所述NMOS管M2的参数满足沟道宽度Fn为22 nm，沟道长度、为154 nm，栅极电压。为0.4 V;所述SET管的参数满足隧穿结电容Cs，Cd为0.1 aF;隧穿结电阻兄，Ri为600 K Ω ；背栅电压Ketel为0. 762 V，背栅电容Cetel为0. 1050 aF，耦合电容C2为0. 0150aF，耦合电容C1为0. 0095 aF ；耦合电容C；为0. 0080 aF。
全文摘要
本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；该电路仅由3个阈值逻辑门和2个反相器构成,共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS7-3计数器则要消耗194个晶体管。整个电路的平均功耗仅为6.92nW。相比而言，本发明提出的7-3计数器管子数目大大减少，电路功耗显著降低，电路结构得到了进一步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器中。
文档编号H03K21/10GK102571076SQ20121000112
公开日2012年7月11日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学