半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件。
背景技术：
在许多情况下，在模拟电路中将某些恒定输入电压的高值或低值与其他电压进行比较。在执行这种比较判断时通常使用差分对(即，参见RAZAVI Behzad，“Design of Analog CMOS Integrated Circuits”, Chapter 4, Oct. 2003)。当电压输入到差分对中进行比较时，构成差分对的MOS晶体管中的失配造成输入偏移电压。这种输入偏移电压的特性取决于构成差分对的MOS晶体管的工作区域是强反型区还是弱反型区。强反型区是使得MOS晶体管以高消耗电流高速工作的区域，而弱反型区是使得MOS晶体管以低消耗电流低速工作的区域。

发明内容
另外，存在以下需要希望通过改变利用高消耗电流的高速工作和利用低消耗电流的低速工作的方式来使用模拟电路。为了满足这一需要，传统上，通过在单一微计算机中安装用于利用高消耗电流高速工作的差分对和利用低消耗电流低速工作的差分对，或者通过在其中安装能够在弱反型区和强反型区这两个区域中工作的较大晶体管，来使电路能够支持该需求。结果，电路需要用于差分对的较大布局面积。因此，本发明的一个目的在于提供一种半导体器件，其被配置成能够使其差分对工作在利用高消耗电流的高速状态和利用低消耗电流的低速状态的两个状态中，而无需扩大布局面积。根据本发明的一个方面，一种半导体器件，包括差分对晶体管；以及拖尾电流源，用于供给可切换的拖尾电流，使得在所述差分对晶体管中流动的电流量可以在至少两个水平之间改变；所述差分对晶体管中的每个都具有σ (ΛΙ/gm)值随着所述差分对晶体管中流动的电流的减少而单调减少的特性，其中，σ表示标准偏差，Al表示所述差分对晶体管中电流量的差值，且gm表示所述差分对晶体管的跨导。根据本发明的这一方面，可以使半导体器件在无需扩大布局面积的情况下工作在两个状态中一个是以高消耗电流高速工作的状态，一个是以低消耗电流低速工作的状态。


图I是示出差分对晶体管的示例的示意图2A和图2B中的每个是图示出电流关于栅极电压的变化的示意图，其中图2A示出其沟道边缘比沟道中心部分具有更低势垒的晶体管的情形，其中电流Ie在沟道边缘流动而电流Ic在沟道中心部分流动，图2B示出Ie和Ic的组合，图2C示出其沟道边缘比沟道中心部分具有更高势垒的晶体管的情形，其中没有出现驼峰特性；图3A和图3B中的每个是图示具有驼峰特性的晶体管的σ (Λ I/gm)的变化的示意图，其中图3A是温度在25°C时的变化，而图3B是当温度在_40°C时的变化；图4A和图4B中的每个是图示不具有驼峰特性的晶体管的σ ( Λ I/gm)的变化的示意图，其中图4A是温度在25°C时的变化，而图4B是温度在_40°C时的变化；图5是示出本发明实施例的半导体器件的配置的示意图；
图6是示出第一实施例的差分电路的配置的示意图； 图7是示出第一实施例的第一改型的差分电路的配置的示意图；图8是示出第二实施例的差分电路的配置的示意图；图9A、图9B、图9C和图9D是用于解释NMOS晶体管NRl和NR2的布局结构的示意图，其中，图9A是NMOS晶体管NRl和NR2的平面图，图9B是示出在图9A中去除栅极的情况的不意图，图9C是图9A中的a_b截面图，图9D是图9A中的c_d截面图；图10是NMOS晶体管NRl和NR2的布局平面图；以及图IlA和图IlB中的每个是示出路径中的电势的示意图，其中图IlA是通过图10的布局平面图中的线A-A’示出且从源极S向漏极D延伸的路径，图IlB是通过图10的布局平面图中的线B-B’示出且从源极向漏极延伸的路径。
具体实施例方式首先，将解释构成图I所示的差分对的晶体管的失配特性。首先，将示出下面引用的文献。[I]关于差分对输入偏移的 σ (ΔΙ/gm)的文章，“An Easy-to-Use MismatchModel for the MOS Transistor，，，IEEE Journal of Solid-State Circuits,第 37 卷,第1056-1064 页，2002 年[2]关于与 I/ V (LW)成比例的失配的文章，“Matching Properties of MOSTransistors”，IEEE Journal of Solid-State Circuits,第 24 卷，第 1433-1440 页，1989
年[3]关于弱反型区中的马它峰特性的文章，“Analysis of an AnomalousSubthreshold Current in a Fully Recessed Oxide MOSFET Using a Three-DimensionalDevice Simulator”，IEEE Trans. Electron Devices,卷 ED-32,第 441-445 页，1985 年[4]关于弱反型区中的马它峰特性的文章,“A Study of 90mm MOSFET SubthresholdHump Characteristic Using Newly Developed MOSFET Array Test Structure，，，Proc.IEEE 2005Int1 I Conference on Microelectronic Test Structures,第 18 卷,第 39-42页，2005年4月[5]关于反型区的定义的解释，David Binkley, " Tradeoffs and Optimizationin Analog CMOS Design"，2008年8月。由于图I所示的构成差分对的晶体管NI、N2的失配特性，在构成差分对的NMOS晶体管之间出现输入偏移电压。可以通过σ (ΛΙ/gm)来估计输入偏移电压中的变化(例如，见文献[I])。这里，σ表示标准偏差，Δ I表示构成差分对的两个NMOS晶体管中流动的电流的差值，且gm表示构成差分对的两个NMOS晶体管的跨导。文献[I]报道了 当电流值从强反型区向弱反型区降低时，σ (ΛΙ/gm)在弱反型区中增加。文献[I]的作者仅推断出针对这种σ (ΛΙ/gm)在弱反型区中的增加存在附加失配效应，而没有考虑到充足的理由。另一方面，文献[2]报道了 失配量与I/ V (Lff)成比例。这里，L是晶体管的栅极长度，W是晶体管的沟道宽度。考虑到文献[2]描述的由晶体管反型区和失配量造成的σ (ΛΙ/gm)的变化特性
与I/ V (LW)成比例的事实，如果旨在减少失配量以等于或小于弱反型区中的特定裕量，则一般来说，没有选择而只能扩大晶体管的沟道面积以大于在强反型区中设计的沟道面积。本申请的发明人考虑到了在文献[I]中已经报道的现象“随着晶体管中流动的电流值减少，σ (ΛΙ/gm)在弱反型区中增加”。本申请的发明人注意到以下事实在文献[3]等中报道了存在在弱反型区即亚阈值区中出现驼峰特性的情况。驼峰特性意味着在弱反型区中在晶体管中流动的电流中形成了驼峰(突起)。文献[3]解释了驼峰特性的原因。在沟道宽度方向上的沟道中心部分与沟道宽度方向上的沟道边缘之间的势垒高度不同，用于将电荷从源极激励到沟道。用Ic表示在沟道中心部分中流动的电流,并用Ie表示在沟道边缘中流动的电流。在沟道宽度方向上其沟道边缘比其沟道中心部分具有更低势垒的晶体管中，随着栅极电压Vg的增加，其中的电荷比沟道中心部分中的电荷被更早地激励，且在源极和漏极之间观察到电流Ie。由于沟道边缘的电流驱动能力较低，该电流Ie随着栅极电压Vg的增加而指数增长，且迅速饱和(见图2A的Log(Ie))。另一方面，随着栅极电压Vg的增加，沟道中心部分开始导电且在沟道中心部分中的电流Ic变为主导(见图2A的Log(Ic))。因此，在晶体管中流动的电流变为电流Ic和电流Ie的组合(见图2B的Log (It))。另外，在沟道宽度方向上其沟道边缘比其沟道中心部分具有更高势垒的晶体管中，由于没有观察到上述的电流Ie，在弱反型区中没有出现驼峰特性。也就是说，在晶体管中流动的电流中没有形成驼峰(突起)(见图2C)。而且，众所周知，如果背栅电势增加或温度降低，则上述的驼峰特性变得更为明显。文献[4]描述了产生驼峰特性的晶体管的示例。该文献描述了在STI区域的端部(边缘)具有缺角(divot)的晶体管具有驼峰特性。本申请的发明人基于文献[3]的发现而有意识地形成了一种易于产生驼峰的晶体管，研究了其σ (ΛΙ/gm)特性，并因而得到以下发现。图3Α是示出当温度是25°C且用于具有驼峰特性的晶体管的背栅电压Vb是0.0V、-0. 2V和-0.4V时、σ (ΛΙ/gm)关于I XL/W的变化的图。其中，I是漏极电流、L是栅极长度而W是沟道宽度。另外，图3A和图3B示出了在NMOS晶体管和背栅电压取负值的情况下的测量示例。
图3B是示出当温度是_40°C且用于具有驼峰特性的晶体管的背栅电压Vb是O. 0V,-O. 2V 和-0.4V 时、σ (ΛΙ/gm)关于 I X L/W 的变化的图。(I)与文献[I]示出的内容类似，如图3A和图3B所示，σ (ΛΙ/gm)特性显示出随着晶体管中流动的电流减少而增加的趋势。也就是说，当晶体管在弱反型区中工作时σ (ΔΙ/gm)特性比当晶体管在强反型区中工作时增加得更多。(2)如图3Α和图3Β所示，当背栅电压增加时，σ (ΔΙ/gm)特性在弱反型区中呈现出更为显著的增加趋势。(3)如图3Α和图3Β所示，当温度降低时，σ (ΔΙ/gm)特性在弱反型区中呈现出更为显著的增加趋势。(2)和(3)的发现与通常已知的驼峰特性的趋势一致。此外，作为对制造为使其可能不具有驼峰特性的晶体管的σ (ΛΙ/gm)特性的研究结果，得到了以下发现。
图4Α是示出当温度是25°C且用于不具有驼峰特性的晶体管的背栅电压Vb是
0.0V、0. 2V和0.4V时、O ( Δ I/gm)关于I XL/W的变化的图。其中，I是晶体管中流动的电流、L是栅极长度而W是沟道宽度。图4B是示出当温度是-40°C且用于不具有驼峰特性的晶体管的背栅电压Vb是
O.0V、0. 2V和O. 4V时、O (ΛΙ/gm)关于I XL/W的变化的图。另外，图4A和图4B是在PMOS晶体管和背栅电压取正值的情况下的测量示例。尽管图3和图4之间的MOS晶体管的导电类型不同，但可以检验出σ (ΛΙ/gm)的变化不是由导电类型引起的，而是由驼峰特性的存在/不存在而造成的。(I) ’如图4Α和图4Β所示，σ ( Δ I/gm)特性显示出随着晶体管中流动的电流减少σ (ΔΙ/gm)单调减少的趋势。也就是说，当晶体管在弱反型区中工作时σ (ΛΙ/gm)特性比当晶体管在强反型区中工作时减少得更多。(2) ’如图4Α和图4Β所示，σ ( Δ I/gm)特性与背栅电压无关。(3) ’如图4A和图4B所示，σ (Λ I/gm)特性与温度无关。因而，在σ (Λ I/gm)特性中，到现在为止通常已知的“在弱反型区中的增加趋势”来源于晶体管在弱反型区中的驼峰特性。可以推断出以下事实文献[I]中的弱反型区中增加的σ (ΛΙ/gm)是由于使用具有驼峰特性的晶体管而出现的。因此，即使在弱反型区工作或中反型区工作中使用被设计有沟道尺寸L和W(在这种沟道尺寸下可以获得在强反型区工作中期望的失配特性(σ (ΛΙ/gm))的一对差分对晶体管，也可以将输入偏移中的变化抑制成比在强反型区工作中的输入偏移中的变化更低。另外，尽管实验结果是针对其中差分对利用NMOS晶体管形成的情况，但是即使利用PMOS晶体管来形成差分对也可以获得相同结果。这里，将解释如何定义强反型区、弱反型区以及中反型区，其属于通过文献[5]定义的晶体管的工作区。在这些实施例中也沿用这种定义。如文献[5]的图3. 26所示，基于晶体管的gm/I特性来定义每个反型区。gm/I特性在弱反型区中是常量，而在强反型区中取决于IC-Y。在IC = 1/10的情况下，IO = 2nX U0XCoxX {(KBXT)/q}2X (W/L)成立。这里，η 表示为 I. 2 至 I. 4 的常量，μ ο表示在中等反型中心值的情况下的迁移率，Cox表示栅氧化物膜的电容量，Kb表示波尔兹曼常数，T表示绝对温度，q表示单位电荷，W表示沟道宽度，而L表示栅极长度。
弱反型区中的特性渐近线与强反型区中的特性渐近线相交的IC的值被定义为中反型区的中心。中反型区的范围是距离该中心±1位(digit)的区域。电流比中反型区的电流小的区域被定义为弱反型区，而电流比中反型区的电流大的区域被定义为强反型区。第一实施例本发明的实施例基于由本申请发明人最新发现的上述内容。图5是示出作为本发明实施例的半导体器件的微计算机的配置的图。该微计算机I至少装配有CPU 3、寄存器2和模拟电路4。模拟电路4包括放大器部分电路，诸如电源电路、比较电路(比较器)和ADC电路。这些电路包括差分电路5。CPU 3设置控制信号SW_strong和控制信号SW_weak的电平。寄存器2根据CPU 3的设定来输出控制信号SW_strong和控制信号SW_weak。差分电路5接收控制信号SW_strong和控制信号SW_weak。图6是示出第一实施例的差分电路的配置的图。参见图6，差分电路5a包括作为负载晶体管的一对PMOS晶体管Pl和P2、构成耦合到一对负载晶体管的差分对的NMOS晶体管NI和N2以及耦合到NMOS晶体管NI和N2的拖尾电流源68。PMOS晶体管Pl和P2构成了电流镜。对于构成差分对的NMOS晶体管NI和N2，使用了不具有驼峰特性的晶体管，即σ (ΛΙ/gm)的值随着在NMOS晶体管NI和N2中流动的电流减少而单调减少的晶体管。然而，σ表示标准偏差，Δ I表示NMOS晶体管NI和N2的电流量的差值，gm表示NMOS晶体管NI和N2的跨导。例如，可以通过进行适当制造使得在STI区域的边缘处不具有缺角来获得这种不具有驼峰特性的晶体管。σ ( Δ I/gm)等于作为差分对的NMOS晶体管NI和N2的输入偏移电压。NMOS晶体管NI和N2的沟道的尺度被设计成使得它们可以具有期望的失配特性，S卩，σ (ΔΙ/gm)可以变成等于或小于在强反型区中的输入偏移电压。而且，在这种设计考虑中，针对作为负载晶体管的PMOS晶体管Pl和P2，类似地可以使用不具有驼峰特性的晶体管，即具有σ (ΛΙ/gm)的值随着PMOS晶体管Pl和Ρ2中流动的电流的减少而单调减少的特性的晶体管。然而，σ表不标准偏差，△ 12表Tj^PMOS晶体管Pl和Ρ2的电流量的差值，gm2表示PMOS晶体管Pl和P2的跨导。通过改变拖尾电流源68的拖尾电流的幅度，在差分对晶体管NI和N2中流动的电流变成至少两个水平。通过拖尾电流源68供给第一拖尾电流，可以使差分对晶体管NI和N2工作在强反型区中，通过拖尾电流源68供给第二拖尾电流，可以使差分对晶体管NI和N2工作在中反型区或弱反型区中。由于在NMOS晶体管NI和N2工作在弱反型区中时，在它们之中不存在驼峰特性，所以输入偏移量变成小于在强反型区中的输入偏移量。拖尾电流源68包括NM0S晶体管N4和N6，设置在处于差分对晶体管NI和N2的一端与接地之间的第一路径中；以及NMOS晶体管N5、N7，设置在处于差分对晶体管NI和N2的一端与接地之间的第二路径中。公共电势Vc被提供给NMOS晶体管N6、N7的栅极。NMOS晶体管N7的沟道宽度是WO且NMOS晶体管N6的沟道宽度是99 X WO。假设栅极长度相同。控制信号SW_weak被输入到NMOS晶体管N5的栅极。控制信号SW_strong被输入到NMOS晶体管N4的栅极。在弱反型区或中反型区中工作时，CPU 3将控制信号SW_weak设置到高电平，并且将控制信号SW_strong设置到低电平。由此，NMOS晶体管N5导通。结果，电流流过沟道宽度为WO的NMOS晶体管N7。在强反型区中工作时，CPU 3将控制信号SW_weak设置到高电平，并且将控制信号SW_strong设置到高电平。由此NM0S，晶体管N4和N5导通。结果，电流流过沟道宽度为WO的NMOS晶体管N7和沟道宽度为99 X WO的NMOS晶体管N6。这使得在强反型区工作时流动的第一拖尾电流IT比在弱反型区或中反型区工作时流动的第二拖尾电流IT增加100倍。另外，100倍的倍数仅为示例，且可以通过改变NMOS晶体管N7和NMOS晶体管N6的沟道宽度的比率来将拖尾电流的比率设置成任意值。根据本发明的实施例，一个差分对可以共同支持强反型区的工作和弱反型区的工 作，因此，可以将其面积减少至较小的程度。而且，存在以下问题在较低消耗电流的情况下，花了较多的时间来对结进行充电和放电，这使工作更慢。在这种情况下，如果缩短栅极长度同时保持在差分对中流动的电流值，将使构成差分对的晶体管的响应变快且工作将被加速。然而，由于构成差分对的晶体管的沟道面积变小，存在难以控制由失配造成的输出偏移的变化的问题。然而，根据本发明的实施例，即使缩短了构成差分对的晶体管的栅极长度，也可以控制使得在以低消耗电流低速工作时的输入偏移中的变化比在以高消耗电流高速工作时的输入偏移中的变化要小。因而，本发明可以解决以下问题在控制输入偏移中的变化时，在低消耗电流时的速度变得过低。第一改型图7是示出第一实施例的第一改型的差分电路的配置的示意图。参见图7，在该差分电路5b中，拖尾电流源69与图6中的拖尾电流源68不同。拖尾电流源69包括设置在差分对晶体管N1、N2的一端与接地之间的NMOS晶体管N3以及与NMOS晶体管N3 —起构成电流镜的NMOS晶体管N8。拖尾电流源69还装配有PMOS晶体管P4和P6以及PMOS晶体管P5和P7，PMOS晶体管P4和P6设置在位于电源节点Vdd和NMOS晶体管N8的一端之间的第一路径中，PMOS晶体管P5和P7设置在位于电源节点Vdd和NMOS晶体管N8的一端之间的第二路径中。公共电势Vc被提供到PMOS晶体管P6和P7的栅极。PMOS晶体管P7的沟道宽度是W0，PMOS晶体管P6的沟道宽度是99XW0。假设栅极长度相同。控制信号SW_weak被输入到PMOS晶体管P5的栅极。控制信号SW_strong被输入到PMOS晶体管P4的栅极。在弱反型区或中反型区中工作时，CPU 3将控制信号SW_weak设置为低电平，并将控制信号SW_strong设置成高电平。由此，PMOS晶体管P5导通。结果，电流在沟道宽度为WO的PMOS晶体管P7中流动。在强反型区中工作时，CPU 3将控制信号SW_weak设置为低电平，并将控制信号Sff_strong设置成低电平。由此，PMOS晶体管P4和P5导通。结果，电流在沟道宽度为WO的PMOS晶体管P7以及沟道宽度为99 X WO的PMOS晶体管P6中流动。由此，在强反型区工作时，拖尾电流IT可以变为在弱反型区或中反型区中工作时的100倍。第二改型尽管在第一实施例和第一改型中，NMOS晶体管N7的沟道宽度被设置为W、PMOS晶体管P7的沟道宽度被设置为W0、NM0S晶体管N6的沟道宽度被设置为99 X WO且PMOS晶体管P6的沟道宽度被设置为99XW0,但沟道宽度不限于这些规格。例如，NMOS晶体管N7和PMOS晶体管P7的栅极长度被设置成LO、NMOS晶体管N6和PMOS晶体管P6的栅极长度被设置成L0/99也是可以的。第二实施例在第二实施例中，将解释在第一实施例中解释的不具有驼峰特性的晶体管的具体示例。
在第一实施例中限定的任意晶体管都满足定律“随着在晶体管中流动的电流值减少，σ (ΔΙ/gm)单调减少”的情况不再成立。在常规布局中，在不满足该条件的晶体管(例如，在STI区域的边缘具有缺角的晶体管)的情形中，可以通过以下将描述的那样的方式改动栅极来抑制其驼峰特性。图8是示出第二实施例的差分电路的配置的示意图。参见图8，该差分电路5C与图5中所示的差分电路的区别点在于，PMOS晶体管PR1、PR2和NMOS晶体管NR1、NR2使用以下描述的布局结构。图9A、图9B、图9C和图9D是用于解释NMOS晶体管NRl和NR2的布局结构的示意图。图9A是NMOS晶体管NRl和NR2的平面图。图9B是示出在图9A中去除栅极的情况的示意图。图9C是图9A中的a-b截面图。图9D是图9A中的c_d截面图。NMOS晶体管NRl和NR2的栅极形成为环形，其覆盖源极侧的有源区(η+型区域)和STI (浅沟槽隔离)区域之间的邻接区域。另外，在PMOS晶体管PRl和PR2都被设定为不具有驼峰特性的晶体管的情况下，所需要的仅是形成P+有源区而不是图9Α至9D中的η+有源区以及形成1冊11而不是Ρ_well，而其他配置与图9A至图9D中一样。S卩，PMOS晶体管PRl和PR2的栅极形成为环形，以便覆盖源极侧的有源区(P+型区域)和STI (浅沟槽隔离)区域之间的邻接区域。图IlA是示出通过图10的布局平面图中的线A-A’示出且从源极S向漏极D延伸的路径中的电势的示意图。如图IlA所示，栅极电势使电势高度变化，且电荷从源极S在沟道中被激发并在A-A ’中流动。图IlB是示出通过图10的布局平面图中的线B-B’示出且从源极向漏极延伸的路径中的电势的示意图。参见图11B，考虑了在片(sheet)左侧上的栅极正下方激发的电荷。因为源极部分被栅极覆盖，所以在片左侧上的栅极覆盖的源极部分中没有进行期望的针对源极/漏极的η+注入或ρ+注入。因此，其中源极部分被栅极覆盖的部分具有与原始沟道(在路径Α-Α’正下方)相同的掺杂结构。栅极电压Vg电势高度变化，且在点B处在栅极正下方的沟道处激发电荷。此时势垒与路径A-A’中的相同。另一方面，在路径B-B’中，在栅极正下方激发的电荷移动到与STI区邻接的栅极下部。如果在此部分中存在驼峰特性，则势垒将较低。电荷在与STI区邻接的栅极下部中的片的向上方向上移动，并到达B’。上述路径B-B’中的特征点在于，在路径B-B’上的片左侧上的栅极正下方的电荷激发的势垒高度等于在路径A-A’上的电荷的激发势垒高度(二者都为P1)。也就是说，在任意路径上，从源极流到漏极中的栅极电压Vg都变为相同的值。因此，可以防止以下现象随着栅极电压Vg增加，在沟道中激发电荷，具体来说，在比沟道中心部分更早的沟道边缘中激发电荷。因此，在晶体管中流动的电流的特性变为图2C所示的不具有驼峰特性的情况。因此，即使在其中可能造成驼峰特性的隔离邻接部分存在于正常栅极配置中的晶 体管的情况下，如果如第二实施例那样形成栅极配置，则也可以抑制驼峰特性的出现。也就是说，可以保持“随着在晶体管中流动的电流值减少，σ (ΛΙ/gm)单调减少”的趋势。此时公开的实施例在全部方面都为示例，且不应被视作是限制性的。本发明的范围并非旨在由上述的解释来示意，而是旨在通过权利要求来限定，本发明包括权利要求的方案、其等同意义以及其范围内的所有改型。
权利要求
1.一种半导体器件，包括 差分对晶体管；以及 拖尾电流源，配置成供给可切换的拖尾电流，使得在所述差分对晶体管中流动的电流量可以在至少两个水平之间切换； 其中，所述差分对晶体管中的每个都具有σ值(ΛΙ/gm)随着所述差分对晶体管中流动的电流的减少而单调减少的特性， 其中，σ表示标准偏差，Δ I表示所述差分对晶体管中电流量的差值，且gm表示所述差分对晶体管的跨导。
2.根据权利要求I的半导体器件， 其中，通过所述拖尾电流源供给第一拖尾电流，所述差分对晶体管在强反型区中工作，并且通过所述拖尾电流源供给比所述第一拖尾电流小的第二拖尾电流，所述差分对晶体管在中反型区中或弱反型区中工作。
3.根据权利要求2的半导体器件，其中，所述拖尾电流源将公共电势供给到设置在所述差分对晶体管和接地之间的第一路径中的第一晶体管和第二晶体管的栅极、设置在所述差分对晶体管和接地之间的第二路径中的第三晶体管和第四晶体管的栅极、以及所述第一晶体管和所述第三晶体管的栅极；其中，所述第一晶体管的沟道宽度和所述第三晶体管的沟道宽度被设置成与所述第一拖尾电流和所述第二拖尾电流的量值相符， 其中，所述第二晶体管在所述强反型区中工作时以及在所述中反型区或所述弱反型区中工作时导通，以及 其中，所述第四晶体管在所述中反型区或所述弱反型区中工作时导通。
4.根据权利要求2所述的半导体器件， 其中，所述拖尾电流源将公共电势供给到与所述差分对晶体管耦合的第一晶体管的栅极、与所述第一晶体管一起构成电流镜的第二晶体管的栅极、设置在位于电源节点和所述第二晶体管之间的第一路径中的第三晶体管和第四晶体管的栅极、设置在位于所述电源节点和所述第二晶体管之间的第二路径中的第五晶体管和第六晶体管的栅极、以及所述第三晶体管和所述第五晶体管的栅极， 其中，所述第三晶体管的沟道宽度和所述第五晶体管的沟道宽度被设置成与所述第一拖尾电流和所述第二拖尾电流的量值相符， 其中，所述第四晶体管在所述强反型区中工作时以及在所述中反型区或所述弱反型区中工作时导通，以及 其中，所述第六晶体管在所述中反型区或所述弱反型区中工作时导通。
5.根据权利要求I所述的半导体器件，进一步包括 负载晶体管对； 其中，所述负载晶体管对具有σ值(△U/gm〗)随着所述负载晶体管对中流动的电流的减少而单调减少的特性， 其中σ表示标准偏差，Δ 12表示所述负载晶体管对中电流量的差值,且gm2表示所述负载晶体管对的跨导。
6.一种半导体器件，包括差分对晶体管，每个晶体管具有被形成为环形的栅极，所述栅极覆盖源极侧上的有源区和隔离区之间的邻接区域，以及 拖尾电流源，被配置成供给可切换的拖尾电流，使得在所述差分对晶体管中流动的电流量可以在至少两个水平之间切换。
7.根据权利要求6所述的半导体器件， 其中，通过所述拖尾电流源供给第一拖尾电流，所述差分对晶体管在强反型区中工作，并且通过所述拖尾电流源供给量比所述第一拖尾电流小的第二拖尾电流，所述差分对晶体管在中反型区中或弱反型区中工作。
8.根据权利要求7的半导体器件，其中，所述拖尾电流源将公共电势供给到设置在所述差分对晶体管和接地之间的第一路径中的第一晶体管和第二晶体管的栅极、设置在所述差分对晶体管和接地之间的第二路径中的第三晶体管和第四晶体管的栅极、以及所述第一晶体管和所述第三晶体管的栅极，其中，所述第一晶体管的沟道宽度和所述第三晶体管的沟道宽度被设置成与所述第一拖尾电流和所述第二拖尾电流的量值相符， 其中，所述第二晶体管在所述强反型区中工作时以及在所述中反型区或所述弱反型区中工作时导通，以及 其中，所述第四晶体管在所述中反型区或所述弱反型区中工作时导通。
9.根据权利要求7的半导体器件， 其中，所述拖尾电流源将公共电势供给到与所述差分对晶体管耦合的第一晶体管的栅极、与所述第一晶体管一起构成电流镜的第二晶体管的栅极、设置在位于电源节点和所述第二晶体管之间的第一路径中的第三晶体管和第四晶体管的栅极、设置在位于所述电源节点和所述第二晶体管之间的第二路径中的第五晶体管和第六晶体管的栅极、以及所述第三晶体管和所述第五晶体管的栅极， 其中，所述第三晶体管的沟道宽度和所述第五晶体管的沟道宽度被设置成与所述第一拖尾电流和所述第二拖尾电流的量值相符， 其中，所述第四晶体管在所述强反型区中工作时以及在所述中反型区或所述弱反型区中工作时导通，以及 其中，所述第六晶体管在所述中反型区或所述弱反型区中工作时导通。
全文摘要
一种半导体器件，被配置成使其差分对可以在高消耗电流的高速状态和在低消耗电流的低速状态两者中工作。差分电路包括差分对晶体管；以及拖尾电流源，用于供给可切换的拖尾电流，使得在所述差分对晶体管中流动的电流量可以在至少两个不同水平的状态之间切换。所述差分对晶体管具有σ值(ΔI/gm)随着所述差分对晶体管中流动的电流的减少而单调减少的特性，其中，σ表示标准偏差，ΔI表示所述差分对晶体管中电流量的差值，且gm表示所述差分对晶体管的跨导。
文档编号H03K19/08GK102811048SQ20121018108
公开日2012年12月5日 申请日期2012年5月30日 优先权日2011年5月31日
发明者榊原清彦 申请人:瑞萨电子株式会社