解码读卡器发送的type a 847k数据速率信号的解码器的制造方法
【专利摘要】本发明公开了一种解码ISO/IEC?14443协议中读卡器发送的TYPE?A?847k数据速率信号的解码器，包括：下降沿检测电路，数据比特周期计数器，采样电路，解码逻辑电路；利用第一个接收到的凹槽下降沿作为数据比特周期的同步信号，利用读卡器发送的TYPE?A?847k数据速率信号在凹槽期间也能解出时钟的特点，在数据比特周期的1/4处和3/4处分别对接收信号采样，根据采样值以及ISO/IEC?14443协议中读卡器发送的TYPE?A?847k数据速率信号的编码特点，进行解码。本发明能解码凹槽宽度大于1/4个数据周期但小于3/4个数据周期的读卡器发送的TYPE?A信号，逻辑控制简单，能简化解码器的逻辑设计。
【专利说明】解码读卡器发送的TYPE A 847K数据速率信号的解码器
【技术领域】
[0001]本发明涉及智能卡领域，特别是涉及一种解码IS0/IEC 14443协议中读卡器发送的TYPE (类型)A 847K数据速率信号的解码器。
【背景技术】
[0002]IS0/IEC 14443协议中读卡器发送的TYPE A 847K数据速率信号所用的是幅度调制的修正密勒信号(ASK Modified Miller)，但调制度不到100%，所以在凹槽期间可以从载波中提取出RF (射频)时钟。读卡器发送的TYPEA信号的数据编码有3种波形，分别称为X、Y和Z波形，其波形图参见图1?3所示。X波形在数据周期的前半周期为逻辑1，在数据周期的后半周期先有持续W时间的逻辑0，接着再是逻辑I。Y波形在整个数据周期都是逻辑I。Z波形在数据周期的开始阶段有持续W时间的逻辑0，接着再是逻辑I。这3种波形中的逻辑O部分就是所谓的“凹槽”。
[0003]IS0/IEC 14443协议中，读卡器发送的TYPE A信号的编码规则如下:
[0004]在每帧数据信号的开始阶段，先发送帧开始标志，接着发送与数据对应的信号波形，最后发送巾贞结束标志。
[0005]帧开始标志是一个Z波形。帧结束标志是根据最后发送比特的值不同而不同，如果最后发送比特的值是1，则帧结束标志是两个连续的Y波形；如果最后发送比特的值是0，则帧结束标志是一个Z波形紧跟一个Y波形。
[0006]其它数据对应的波形的描述如下:
[0007]如果是第一个发送数据，那么如果发送数据是0，则发送Z波形；如果发送数据是I，则发送X波形。
[0008]不是第一个发送数据的时候，如果发送数据是0，那么要看前一比特发送数据。如果前一比特发送数据也是0，则发送Z波形；如果前一比特发送数据是1，则发送Z波形。
[0009]不是第一个发送数据的时候，如果发送数据是I。那么发送X波形。
【发明内容】
[0010]本发明要解决的技术问题是提供一种解码IS0/IEC 14443协议中读卡器发送的TYPE A 847K数据速率信号的解码器，能解码凹槽宽度大于1/4个数据周期但小于3/4个数据周期的读卡器发送的TYPEA信号，简化解码器的控制逻辑设计。
[0011]为解决上述技术问题，本发明的解码IS0/IEC 14443协议中读卡器发送的TYPE A847K数据速率信号的解码器，包括:
[0012]一下降沿检测电路，用于检测解码器使能后，输入的TYPEA 847k数据速率信号的第一个下降沿；
[0013]一数据比特周期计数器，由所述下降沿检测电路检测到的TYPEA 847k数据速率信号的下降沿标志复位；用于按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值(典型值为16)循环，其中，射频RF时钟频率同载波频率，为13.56M ；[0014]一采样电路，在一个数据比特周期内，其对输入的TYPEA 847k数据速率信号采样两次，其采样时刻分别为所述数据比特周期计数器在计数到1/4数据比特周期时刻和计数到3/4数据比特周期时刻；在1/4数据比特周期时刻采样的值称为S0，在3/4数据比特周期时刻采样的值称为SI ；
[0015]一解码逻辑电路，根据所述采样电路的采样值SO和SI以及IS0/IEC14443协议中读卡器发送的TYPEA 847k数据速率信号的编码特点，进行解码，先解出TYPEA信号的数据编码的X，Y，Z三种波形；再从该三种波形中解码出数据0，数据1，帧开始信号，帧结束信号。
[0016]所述下降沿检测电路按下述方式检测下降沿，通过把输入的类型A 847k数据速率信号连到一个下降沿触发的D触发器的时钟端来实现；或者用一个寄存器记录前一个时钟的输入的类型A 847k数据速率信号电平，然后通过判断该寄存器记录的电平为1，同时输入的类型A 847k数据速率信号为O来实现。
[0017]所述下降沿检测电路内部有一个状态位,该状态位有两个状态:状态O和状态I,当解码器使能信号有效后，状态位为状态0，之后当检测到输入的类型A 847k数据速率信号的下降沿后，状态位变为状态I ;在状态O时检测到的类型A 847k数据速率信号的下降沿标志作为该下降沿检测电路的输出。
[0018]所述解码逻辑电路解码出类型A信号编码的X，Y，Z三种波形的逻辑如下:如果SO等于I，SI等于0，则解码出X波形；如果SO等于I，SI等于I，则解码出Y波形；如果SO等于0，SI等于1，则解码出Z波形。
[0019]所述解码逻辑电路根据X，Y，Z三种波形解码出数据0，数据1，帧开始信号，帧结束信号的逻辑如下:第一个Z波形为帧开始信号，两个连着的Y波形或两个依次紧连的Z波形和Y波形则为帧结束信号，其它时候，X波形认为是数据1，Y和Z波形认为是数据O。
[0020]目前的解码ISO IEC 14443协议中读卡器发送的TYPEA信号的解码器只能解码凹槽宽度小于半个数据周期的信号。本发明可以解码凹槽宽度大于1/4个数据周期但小于3/4个数据周期的读卡器发送的TYPEA信号，逻辑控制简单，能简化解码器的逻辑设计。但本发明需要凹槽期间有时钟信号，所以只适合于847k数据速率信号的解码。
【专利附图】
【附图说明】
[0021]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0022]图1是ISO IEC 14443协议中读卡器发送的TYPEA信号的X波形示意图；
[0023]图2是ISO IEC 14443协议中读卡器发送的TYPEA信号的Y波形示意图；
[0024]图3是ISO IEC 14443协议中读卡器发送的TYPEA信号的Z波形示意图；
[0025]图4是所述解码读卡器发送的TYPE A 847K数据速率信号的解码器的逻辑框图。
【具体实施方式】
[0026]结合图4所示，所述解码IS0/IEC 14443协议中读卡器发送的TYPE A847K数据速率信号的解码器，包括:一下降沿检测电路，一数据比特周期计数器，一采样电路，一解码逻辑电路。利用第一个接收到的凹槽下降沿作为数据比特周期的同步信号，利用读卡器发送的TYPEA847k数据速率信号在凹槽期间也能解出时钟的特点，在数据比特周期的1/4处和3/4处分别对接收信号采样，根据采样值以及ISO/IEC 14443协议中读卡器发送的TYPE A847k数据速率信号的编码特点，进行解码。其工作原理如下:
[0027]参见图1?3，假设数据周期是T，接收凹槽宽度是W。当W>T/4且W〈3T/4时，可以看出，当用一个采用电路在T/4和3T/4处对TYPE A信号采样(记T/4的采样值为SO，3T/4的采样值为SI)，那么X波形的采样值将是SO等于1，SI等于O ;Y波形的采样值将是SO等于1，SI等于I ;Ζ波形的采样值将是SO等于0，SI等于I ;所以根据SO和SI的值就能解出这三种波形。然后根据IS0/IEC 14443协议的编码规则，第一个Z波形解为帧开始信号，两个连着的Y波形或两个依次紧连的Z波形和Y波形解为帧结束信号，其它时候，X波形解为数据1，Y和Z波形解为数据O。
[0028]另外，要在Τ/4和3Τ/4处采样，就需要解码模块与编码模块同步，由于IS0/IEC14443协议规定发送帧开始信号是一个Z波形，所以用一个下降沿检测电路就可以检测出Z波形的下降沿，从而确定数据比特周期的边界，再用这个检测到的下降沿复位一个数据比特周期计数器，那么这个计数器的计数值就能标出所需的采样时刻:Τ/4和3Τ/4 了。
[0029]以上通过【具体实施方式】对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种解码ISO/IEC 14443协议中读卡器发送的类型A 847k数据速率信号的解码器，其特征在于，包括: 一下降沿检测电路，用于检测解码器使能后，输入的类型A 847k数据速率信号的第一个下降沿； 一数据比特周期计数器，由所述下降沿检测电路检测到的TYPE A 847k数据速率信号的下降沿标志复位；用于按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值循环，其中，射频RF时钟频率同载波频率，为13.56M ； 一采样电路，在一个数据比特周期内，其对输入的类型A 847k数据速率信号采样两次，其采样时刻分别为所述数据比特周期计数器在计数到1/4数据比特周期时刻和计数到3/4数据比特周期时刻；在1/4数据比特周期时刻采样的值称为S0，在3/4数据比特周期时刻采样的值称为SI ； 一解码逻辑电路，根据所述采样电路的采样值SO和SI以及IS0/IEC14443协议中读卡器发送的类型A 847k数据速率信号的编码特点，进行解码，先解出类型A信号的数据编码的X，Y，Z三种波形；再从该三种波形中解码出数据0，数据1，帧开始信号，帧结束信号。
2.如权利要求1中所述的解码器，其特征在于:所述下降沿检测电路按下述方式检测下降沿，通过把输入的类型A 847k数据速率信号连到一个下降沿触发的D触发器的时钟端来实现；或者用一个寄存器记录前一个时钟的输入的类型A 847k数据速率信号电平，然后通过判断该寄存器记录的电平为1，同时输入的类型A 847k数据速率信号为O来实现。
3.如权利要求1或2所述的解码器，其特征在于:所述下降沿检测电路内部有一个状态位，该状态位有两个状态:状态O和状态I,当解码器使能信号有效后,状态位为状态O,之后当检测到输入的类型A 847k数据速率信号的下降沿后，状态位变为状态I ;在状态O时检测到的类型A 847k数据速率信号的下降沿标志作为该下降沿检测电路的输出。
4.如权利要求1所述的解码器，其特征在于，所述解码逻辑电路解码出类型A信号编码的X，Y，Z三种波形的逻辑如下:如果SO等于1，SI等于0，则解码出X波形；如果SO等于1，SI等于I，则解码出Y波形；如果SO等于0，SI等于I，则解码出Z波形。
5.如权利要求1或4所述的解码器，其特征在于:所述解码逻辑电路根据X，Y，Z三种波形解码出数据0，数据1，帧开始信号，帧结束信号的逻辑如下:第一个Z波形为帧开始信号，两个连着的Y波形或两个依次紧连的Z波形和Y波形则为帧结束信号，其它时候，X波形认为是数据1，Y和Z波形认为是数据O。
【文档编号】H03M13/00GK103595418SQ201210287236
【公开日】2014年2月19日 申请日期:2012年8月13日 优先权日:2012年8月13日
【发明者】王吉健 申请人:上海华虹集成电路有限责任公司