一种两级时间数字转换器的制造方法
【专利摘要】本发明属于微电子及时间测量领域，具体涉及一种两级时间数字转换器，该转换器的电路可以应用于高频宽频带的全数字锁相环中。本发明的两级时间数字转换器，采用半定制与全定制的结合，其包括：第一级量化结构，采用缓冲器延时链来作粗量化；时间偏差选择电路，其由选择信号发生器，延时链和多路选择器组成；第二级量化结构，采用以缓冲器为基本单元的Vernier延时链来作细量化，另外包括第一级缓冲器链的复制链同时复用Vernier延时链来做分辨率比值的测量；译码电路，对应于量化方案实现从伪温度计码到二进制码的转换；其中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。本发明可以应用于高频宽频带ADPLL中，实现高分辨率高线性度的时间数字转换。
【专利说明】一种两级时间数字转换器
【技术领域】
[0001]本发明属于微电子及时间测量领域，具体涉及到一种两级时间数字转换器，该转换器的电路可以应用于高频宽频带的全数字锁相环。
【背景技术】
[0002]随着工艺缩减的进步，时间数字转换器(Time to Digital Converter, TDC)可以实现越来越高的分辨率。现有技术公开了:时间数字转换器TDC是锁相环(PLL，Phase LockLoop)数字化的关键。通常，数字PLL (DPLL，Digital PLL)包括计数器辅助的全数字锁相环(ADPLL，All Digital PLL)和分频器辅助的DPLL，后者因为高频限制和分频器设计的复杂性阻碍了全数字的实现。
[0003]研究报道，应用在计数器辅助的ADPLL中的TDC，是要测量DCO输出的高频信号与参考信号之间的间隔，同时要实现对高频信号的周期归一化，从而获得小数分频比，以输入到后面的电路。
[0004]一般的时间数字转换器TDC主要包括两部分，量化电路和对应的译码电路；其中，量化电路实现从时间到数字的转换，译码电路实现对应的从温度计码到二级制码制的转换，量化电路是TDC性能的关键。
[0005]目前，应用在高频宽频带ADPLL的两级TDC，其难点一方面在于高频宽频带信号作为一输入端，导致时间量化的复杂性，另一方面是高频信号周期的测量。此外，两级TDC中因为两级量化单元分辨率的差异，需要做分辨率的比值，从而实现最后分辨率统一的量化。本发明针对现有技术存在的缺陷，拟提供一种两级时间数字转换器应用于高频宽频带的全数字锁相环。
【发明内容】
[0006]本发明的目的在于克服现有技术存在的缺陷，提供提供一种两级时间数字转换器(TDC)，尤其是一种可以直接应用于高频宽频带全数字锁相环(ADPLL)中的两级时间数字转换器及其设计方法，该时间转换器有较高的分辨率和线性度。
[0007]本发明的两级时间数字转换器采用半定制与全定制的结合，包括:第一级量化结构，采用缓冲器延时链来作粗量化；其中的时间偏差选择电路，由选择信号发生器，延时链和多路选择器组成；第二级量化结构，采用以缓冲器为基本单元的Vernier延时链来作细量化，另外包括第一级缓冲器链的复制链同时复用Vernier延时链来做分辨率比值的测量；其中的译码电路，对应于量化方案实现从伪温度计码到二进制码的转换；其中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。本发明的两级时间数字转换器应用于高频宽频带ADPLL中，能实现高分辨率高线性度的时间数字转换。
[0008]本发明中，TDC米用两级结构粗量化与细量化结合,从而实现较闻分辨率与线性度；采用两输入信号直接进入量化级的方式，避免在输入端引入时间偏差；另外采用半定制的方式对量化结果进行分析译码，从而适应宽频带的需求。[0009]具体而言，本发明两级时间数字转换器，其特征在于，包括半定制与全定制结合的两级结构，其结构包括量化电路部分和译码电路部分；其输入为低频参考信号FREF和高频信号HCLK，该转换器中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。
[0010]本发明中，高频信号HCLK通常为DCO的输出或二分频信号，其结构包括:第一级量化结构为缓冲器延时链，HCLK经过延时链，FREF为触发时钟，实现粗量化及HCLK半周期的
测量；
[0011]本发明中，时间偏差选择电路，包括选择信号发生器、延时模块及选通模块，用于选择第一级量化后HCLK延时组与FREF之间最小的时间偏差，其中选择信号发生器是采用Verilog半定制的方式分析第一级的量化结果；
[0012]本发明中，第二级量化结构为Vernier延时链,实现细量化，同时有缓冲器链的复制链复用Vernier链实现两级分辨率比值的测量，另有两个2:1MUX来选择选通的时间偏差还是复制链延时差进入第二级；
[0013]本发明中，译码电路，完全用Verilog半定制实现，与量化方案吻合，同时实现分辨率的归一化和对HC LK周期的归一化。
[0014]更具体的，本发明的TDC结构中，
[0015]量化部分第一级是基于缓冲器的低分辨率延时链，HCLK信号经过延时链，FREF为触发时钟，第一级HCLK的延时信号组D〈l: 15>要进入后面时间偏差选择电路中；为满足高频率宽频带的要求，第一级链路长度由最低频率的周期决定；
[0016]时间偏差选择器的功能为得到进入第二级的最小偏差输入，其输入为第一级输出的D〈l:15>和FREF ;包括选择信号发生器，用Verilog代码半定制实现，延时链，保证选择信号先于数据信号到达后面的选通器；选通器，实现实际的时间偏差选通功能；
[0017]第二级是基于缓冲器单元的Vernier延时链的高分辨率延时链，量化前面得到的最小时间偏差；另外包括分辨率归一化电路，包括第一级缓冲器延时链的复制链复用Vernier延时链；于是两组输入后面包括两个2: 1MUX，FREF为选择信号，在FREF高状态时，进行时间偏差的测量，在FREF低状态时，进行分辨率归一化的测量；
[0018]为适应高频的要求，本发明的量化级里第一级和第二级的管子尺寸都尽可能小，以满足上升下降时间远小于信号半周期的要求。
[0019]本发明中，对应于量化方案设计译码电路，本发明的实施例中，包括从伪温度计码到二进制码的转换及后续计算；所述的译码部分包括两级时间间隔的译码DT和dt，和第一级FREF与HCLK下降沿时间差的译码DTf，两级分辨率比值的译码Kies ;然后对译码结果进行处理，进行两级结果的综合得到时间间隔Dt，然后对HCLK周期Thm的归一化得到小数分频比ε，其公式如下:
_ IH _ PT ^ -Ji[_] S^T^^2\DT-DTf\*Kres
[0021]本发明中，所有对量化结果的分析，包括选择信号发生器和译码电路，均未采用Verilog代码编写半定制实现，克服了现有技术中存在的系数缺陷:因为宽频带的要求，导致量化结果不能通过简单的1-ο或0-1检测实现，全定制搭建数字电路过于复杂且难以实现高速。[0022]本发明利用两级结构及缓冲器延时单元实现高分辨率及高线性度；本发明采用Verilog半定制的方式来分析处理两级的量化结果得到中间的选择信号及最终的译码结果，代码方式更容易与量化方案吻合，同时适应宽频带的设计要求。
【专利附图】
【附图说明】
[0023]图1为计数器辅助的全数字锁相环(ADPLL)架构图。
[0024]图2为应用在ADPLL的两级TDC的框架结构图。
[0025]图3为应用在ADPLL的两级TDC的时序图。
[0026]图4为TDC第一级量化结构图。
[0027]图5为TDC第二级量化结构图。
[0028]图6为TDC两级间时间偏差选择电路的结构图。
[0029]图7为TDC两级间时间偏差选择电路的时序图。
[0030]图8为完整的译码电路框图。
【具体实施方式】
[0031]下面将结合附图详细说明本发明的实施例。
[0032]实施例1
[0033]本实例中设计的TDC是应用于1.2G-2.5GHz全数字锁相环(ADPLL)中的TDC，其参考频率为40MHz，TDC的高频输入端频率为1.2G-2.5GHz，最高参考频率比(最高采样比)为
2.5G/40M=62.5，最高最低频率比>2，可以称为宽频带。
[0034]本实例提出的两级TDC适用的全数字锁相环(ADPLL)结构如图1所示，TDC在其中的作用为量化HCLK与FREF之间的时间间隔，同时对于HCLK周期归一化，最终得到小数分频比输入到后面电路中。
[0035]本实例提出的TDC框架结构如图2所示,包括两级量化电路和译码电路,第一级量化是粗量化，第二级量化是细量化，两级量化部分之间是偏差选择电路，其中的两级量化的时序如图3所示。
[0036]提出的两级TDC，第一级量化结构为基于缓冲器的延时链，如图4所示，而HCLK延时的信号组D〈15:l>也会输出进入中间级MUX。
[0037]TDC第一级链路长度由最低频率决定，即1.2GHz，对应于周期为840ps。于是第一级测量范围要超过840ps，将不同工艺角考虑在内，设计TDC第一级为16个延时单元，每一个单元延时为60ps。
[0038]由于HCLK输入为宽频带，最低频率时候TDC第一级会测量到两个周期信号，因而简单的1-0或0-1转换检测不满足分析译码要求，因而需要专门的译码电路。
[0039]第二级量化结构如图5所示,量化部分为Vernier延时链；而分辨率比值的测量，需要缓冲器复制链及相应的负载，在版图实现时尽量采用完全一致的布局连线等，FREF先经过一定的延时和反相器，再经过缓冲器延时链，从而产生时间间隔为第一级缓冲器延时的两路信号，后续的两个2:1MUX保证在FREF高状态时进行时间偏差的量化，FREF低状态时进行分辨率比值的测量。
[0040]时间偏差选择电路的结构如图6所示，包括选择信号发生器，延时单元和多路选择器，从而选择需要的最小偏差进入第二级量化，其中，按照图7的时序图需要，选择信号发生器是记录第一级量化结果第一次从I转换到O的时刻，继而选通器选择出D〈k>和STOP信号进入第二级。
[0041]译码电路的结构如图8所示。译码部分与之前的量化方案相对应，FREF下降沿时，对第一级量化结果进行译码得到粗量化结果DT和FREF到HCLK下降沿的间隔DTf，对第二级量化结果进行译码得到细量化结果dt ；FREF上升沿时，对第二级量化结果进行译码得到量化分辨率比值Κ_。再然后，对译码结果进行处理，在FREF上升沿时，进行两级结果的综合及对HCLK周期的归一化，从而最终实现TDC的功能，得到小数分频比输入到后级电路。
【权利要求】
1.一种两级时间数字转换器，其特征在于，包括半定制与全定制结合的两级结构，所述结构包括量化电路部分和译码电路部分；其输入为低频参考信号FREF和高频信号HCLK，该转换器中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。
2.按权利要求1所述的两级时间数字转换器，其特征在于，两级结构其中的第一级量化结构为缓冲器延时链，高频信号经过延时链，低频参考信号为触发时钟，实现粗量化及高频信半周期的测量。
3.按权利要求2所述的两级时间数字转换器，其特征在于，第一级量化结构中由选择信号发生器、延时模块及选通模块组成时间偏差选择电路，用于选择第一级量化后高频信号延时组与低频参考信号之间最小的时间偏差，其中选择信号发生器采用Verilog半定制的方式分析第一级的量化结果。
4.按权利要求1所述的两级时间数字转换器，其特征在于，两级结构其中的第二级量化结构采用以缓冲器为基本单元的Vernier延时链，实现细量化，同时有缓冲器链的复制链复用Vernier延时链实现两级分辨率比值的测量，另有两个2:1MUX选择选通的时间偏差还是复制链延时差进入第二级。
5.按权利要求1所述的两级时间数字转换器，其特征在于，所述的译码电路用Verilog半定制实现从伪温度计码到二进制码的转换，与量化方案对应，同时实现分辨率的归一化和对高频信号周期的归一化。
【文档编号】H03M1/50GK103684467SQ201210343107
【公开日】2014年3月26日 申请日期:2012年9月16日 优先权日:2012年9月16日
【发明者】李巍, 纪伟伟 申请人:复旦大学