专利名称：时钟诊断电路的制作方法
技术领域：
本发明涉及对作为系统或电路的同步信号来使用的时钟的时钟周期、以及时钟脉冲宽度的异常进行诊断的时钟诊断电路。
背景技术：
对装置的制造者、供给者制定了国际电气标准化会议的规格IEC61508 “电气、电子、可编程电子安全关连系统的功能安全”，来作为国际标准的功能安全规格。对于特定的产业用的功能安全系统，制定了对应于特定用途的派生规格。例如，对于安全仪表系统，对系统的设计者、集成者(integrator)、用户制定了工序用应用规格IEC61511。根据这些规格，对设计、维护、直到废弃的系统的生命周期中的安全进行评价，作为定量的评价尺度而制定了作为风险降低的要求级别的安全度水准(SIL ;SafetyIntegrity Level)。根据这样的背景，在安全仪表系统中，为了提高系统的安全性和可靠性，需要进行时钟的诊断。即，为了避免在控制装置中使用的CPU、FPGA等的根据时钟而进行动作的电路的误动作所导致系统成为异常状态，需要对使用的时钟进行诊断。时钟的异常由于时钟振荡电路的随机故障、向时钟电路提供电力的电源的电压变动、时钟电路的周围温度的变化等而引起。因此，需要在系统运转中对时钟进行监视，检测异常的时钟。通常，公知有比较两个时钟信号来检测时钟异常的方法(例如参考JP、P2008 -191924A)、使时钟信号延迟I个时钟周期来比较I个时钟周期前的时钟信号的波形和当前的时钟信号的波形的方法(例如参考JP、P1998 - 240374A)。上述的JP、P2008 - 191924A中，为了诊断两个被冗余化后的系列的时钟，比较两
个系列的时钟来诊断时钟的异常。由于该方式需要两个时钟，因此无法应用于仅使用单一的时钟信号的系统。此外，上述的JP、P1998 - 240374A中，使一个时钟信号延迟I个时钟周期来比较I个时钟周期前的时钟信号的波形和当前的时钟信号的波形。因此，在连续的两个时钟周期间，能够检测出时钟周期及时钟脉冲宽度的变化大的异常。但是，在两个时钟以上的周期出现变化的缓慢变动的情况下，无法检测出其异常。例如，在相邻的时钟周期间的变化微小且其变化逐步累积的情况下，难以检测出异常。这里，将这样的异常称为“时钟的累积性变动”
发明内容
本发明要解决的课题在于，提供一种能够利用单一的时钟信号可靠地检测时钟周期及时钟脉冲宽度的变动的异常的时钟诊断电路。为达到上述目的，本实施例的时钟诊断电路是检测时钟的时钟周期及时钟脉冲宽度的变动的异常的时钟诊断电路。时钟诊断电路具备:延迟电路，使上述时钟延迟上述时钟脉冲宽度以下的规定时间；整数倍延迟电路，使从上述延迟电路输出的延迟时钟延迟规定的周期数倍；第一“异”电路，利用上述延迟时钟将上述时钟编码；第二“异”电路，利用上述整数倍延迟电路的输出，将上述第一“异”电路的输出解码；以及比较电路，比较上述时钟和上述第二 “异”电路的输出，检测上述时钟的异常。根据上述结构的时钟诊断电路，能够利用单一的时钟信号，可靠地检测时钟周期及时钟脉冲宽度的变动的异常。
图1A、图1B表不第一实施方式的结构图及其时间图。图2A、图2B表示比较电路的详细结构图及其时间图。图3A、图3B表示比较电路的详细结构图及其时间图。图4表示时钟脉冲的脉冲宽度减小时的时间图。图5表示时钟脉冲的脉冲宽度增大时的时间图。图6表示时钟脉冲的时钟周期单次地变化时的时间图。图7表示时钟周期累积地变动时的时间图。图8表示第二实施方式的时钟诊断电路的结构图。图9表示第三实施方式的时钟诊断电路的结构图。
具体实施例方式以下，参照附图来说明本发明的实施方式。(第一实施方式)参照图1A 图7，说明第一实施方式。首先，参照图1A及图1B来说明时钟诊断电路的结构。图1A表示基于单一的时钟SlO来检测时钟SlO的时钟周期T1、时钟脉冲宽度Pw的异常的时钟诊断电路I。另外，时钟脉冲的占空比(=Pw / Ti)为50%。图1A中，时钟诊断电路I具备延迟电路2、第一“异”电路4、整数倍延迟电路3、第二“异”电路5以及比较电路6。延迟电路2使时钟SlO延迟时钟脉冲宽度以下的规定的延迟时间Atd。第一“异”电路4利用从延迟电路2输出的延迟时钟sll将时钟slO编码。整数倍延迟电路3使延迟时钟sll延迟规定的周期数倍。第二 “异”电路5利用整数倍延迟电路3的输出sl3将第一 “异”电路4的输出sl2解码。比较电路6比较时钟slO和第二 “异”电路5的输出，检测时钟slO的异常。这样构成的时钟诊断电路I的各部以比延迟时间Λ td短的时间进行应答。此外，输入的时钟slO的脉冲宽度比延迟时间Atd宽。接着，图1B用时间图表示这样构成的时钟诊断电路I的动作。图1B表示时钟周期Ti及时钟脉冲宽度Pw没有异常的情况下的动作。由第一“异”电路4利用延迟时钟Sll将时钟slO编码，从而时钟slO成为编码时钟sl2。进而，由第二“异”电路5利用I周期的整数倍延迟时钟sl3将编码时钟sl2解码，从而编码时钟sl2成为解码时钟sl4。由比较电路6比较时钟slO和解码时钟sl4，判断时钟slO的异常。接着，说明比较电路6的结构。比较电路6如图2A所示，由一个“异”电路构成。如图2B所示，在时钟SlO的时钟脉冲宽度存在相当于延迟时间(Atd)的单次性(単発性)的扩大的情况下，比较电路6输出比较电路输出sl5,该比较电路输出sl5包含表示异常的脉冲Al、A2。此外，如图3A所示，比较电路6还可以由半时钟延迟电路7和“与”电路8构成。半时钟延迟电路7将时钟 slO延迟半时钟周期。“与”电路8求取半时钟延迟电路7的输出sl7和解码时钟sl4的逻辑积。例如，在时钟SlO的时钟脉冲宽度存在相当于延迟时间(Λ td)的单次性的扩大的情况下，如图3B所示，比较电路6输出比较电路输出s 15，该比较电路输出s 15包含表示异常的脉冲Al、A2、A3。接着，参照图Γ图7的时间图来说明这样构成的时钟诊断电路I的异常检测的动作例。另外，时钟诊断电路I采用图2A所示的比较电路6。如参照图1A、图1B所说明的那样，在时钟slO的异常判断中，用延迟了延迟时间Atd后的延迟时钟sll将进行诊断的时钟自身编码，进而，用例如延迟了 I个时钟周期的解码时钟sl3将编码时钟sl2解码。然后通过比较被解码后的解码时钟sl4和输入的时钟slO来判断异常。图4表示时钟SlO的时钟周期Ti不变动、时钟脉冲宽度Pw单次地减少的情况下的异常检测动作。该情况下，比较电路6输出比较电路输出sl5，该比较电路输出sl5包含表示异常的两个脉冲Al、A2。图5表示时钟SlO的时钟周期Ti不变动、时钟脉冲宽度Pw单次地增大的情况下的异常检测动作。该情况下，比较电路6也输出比较电路输出sl5，该比较电路输出sl5包含表不异常的两个脉冲A1、A2。接着，图6表示时钟slO的占空比单次地变化、时钟周期Ti及时钟脉冲宽度Pwi双方减少的情况下的异常的检测动作。该情况下，如图所示，比较电路6输出比较电路输出s15，该比较电路输出s15包含表示异常的脉冲A1、A2、A3、A4。接着，参照图7，说明时钟周期Ti在延迟时间Atd以下一点一点累积地变动的情况下的异常检测动作。该情况下，设定与发生能够检测的变动的时间相当的值作为整数倍延迟电路3的延迟整数值。图7表示时钟延迟了 3个时钟周期的情况。缺省值Ti的时钟周期以延迟时间Atd以下的脉冲宽度的量缓慢增大。例如，时钟周期缓慢增大Atl、At2、...、Atn。如图7所示，根据时钟诊断电路I的电路系统的时间分辨率，即使时钟周期的每I个周期的变动在延迟时间Λ td以下也可检测到异常。由于第二“异”电路5能够将累积了变动的时钟解码，因此比较电路6能够更容易地检测时钟周期的变动。图7中，比较电路6输出比较电路sl5，该比较电路sl5包含表示异常的脉冲 A1、A2、A3。
通常，存在称作想要使异常的检测限度一定的要求。该情况下，可以设置低通滤波电路，该低通滤波电路对比较电路6的输出去除比相当于延迟时间Atd的脉冲宽度窄的脉冲宽度的脉冲。由此，低通滤波电路能够仅输出比较电路6的输出脉冲中的、一定宽度以上的脉冲宽度的脉冲。在这样的结构中，通过整数倍延迟电路和低通滤波电路，能够以一定的灵敏度来检测脉冲宽度的变动异常。如以上所说明的那样，根据本实施方式，能够提供一种能够利用单一的时钟信号、可靠地检测时钟周期及时钟脉冲宽度的变动的异常的时钟诊断电路。此外，在JP、P1998 一 240374A所记载的方式的情况下，由于仅进行时钟与将该时钟延迟的延迟电路的输出之间的比较，因此在脉冲宽度的变动小的情况下，异常检测能力有可能产生偏差。但是，根据本实施方式，能够提供异常检测能力没有偏差的时钟诊断电路。(第二实施方式)参照图8说明第二实施方式。对于第二实施方式的各部，对与第一实施方式的时钟诊断电路相同的部分用相同符号表示，省略其说明。在第一实施方式中，用于检测时钟周期的累积变动的整数倍延迟电路3能够设定一个周期数。第二实施方式中具备多个时钟诊断电路1，还具备求取各时钟诊断电路的输出的逻辑和的耦合电路9、和使检测灵敏度一定的滤波电路9a。时钟诊断电路I的整数倍延迟电路3能够分别设定互不相同的延迟周期，并按每个时钟诊断电路将延迟时钟延迟不同的周期数。根据第二实施方式，能够利用单一的时钟信号可靠地检测时钟周期及时钟脉冲宽度的变动的异常。此外，根据第二实施方式，能够检测多个时钟周期中的变动，能够迅速检测累积的时钟周期的变动。(第三实施方式)参照图9说明第三实施方式。对于第三实施方式的各部，对与第二实施方式的时钟诊断电路相同的部分用相同的符号表示，省略其说明。由于采用能够设定多个延迟周期的结构，因此第二实施方式具备多个时钟诊断电路I。第三实施方式中，分别具备多个第二整数倍延迟电路3a、第三“异”电路5a以及第二比较电路6a。多个第二整数倍延迟电路所延迟的延迟信号sll的延迟周期数不同于第一整数倍延迟电路3所延迟的延迟信号sll的延迟周期数。此外，多个第二整数倍延迟电路所延迟的延迟信号sll的延迟周期数互不相同。并且，各个比较电路6、6a的输出被输入到求取各输出的逻辑和的耦合电路9，此夕卜，在耦合电路9的输出上具备未图示的低通滤波电路。根据第三实施方式，能够利用单一的时钟信号可靠地检测时钟周期及时钟脉冲宽度的变动的异常。此外，根据第三实施方式，能够检测多个时钟周期中的变动，能够迅速检测累积的时钟周期的变动。此外，与第二实施方式相比，在第三实施方式中，延迟电路2及第一 “异”电路4可以分别是I个电路，能够紧凑地形成时钟诊断电路。根据以上所述的至少一个实施方式的时钟诊断电路，能够利用单一的时钟信号可靠地检测时钟周期及时钟脉冲宽度的变动的异常。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换和变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及与其等同的范围中。
权利要求
1.一种时钟诊断电路，检测时钟的时钟周期及时钟脉冲宽度的变动的异常，该时钟诊断电路具备: 延迟电路，使上述时钟延迟上述时钟脉冲宽度以下的规定时间； 整数倍延迟电路，使从上述延迟电路输出的延迟时钟延迟规定的周期数倍； 第一“异，，电路，利用上述延迟时钟将上述时钟编码； 第二“异”电路，利用上述整数倍延迟电路的输出，将上述第一“异”电路的输出解码；以及 比较电路，比较上述时钟和上述第二 “异”电路的输出，检测上述时钟的异常。
2.如权利要求1所述的时钟诊断电路，其中， 还具备与上述比较电路的输出侧连接的滤波电路。
3.如权利要求1所述的时钟诊断电路，其中， 上述比较电路具备求取上述时钟和上述第二“异”电路的输出之间的“异或”的“异”电路。
4.如权利要求1所述的时钟诊断电路,其中， 上述比较电路具备: 半时钟延迟电路，使上述时钟延迟半周期；以及 “与”电路，求取上述半时钟延迟电路的输出和上述第二“异”电路的输出之间的逻辑积。
5.—种时钟诊断电路，具备: 多个如权利要求1所述的时钟诊断电路；以及 耦合电路，求取多个上述时钟诊断电路的输出的逻辑和； 上述时钟诊断电路的上述整数倍延迟电路按每个上述时钟诊断电路将上述延迟时钟延迟不同的周期数。
6.一种时钟诊断电路，检测时钟的时钟周期及时钟脉冲宽度的变动的异常，该时钟诊断电路具有: 延迟电路，使上述时钟延迟预先设定的上述时钟脉冲宽度以上的规定时间； 第一整数倍延迟电路，使从上述延迟电路输出的延迟时钟延迟规定的周期数倍； 第一“异，，电路，利用上述延迟时钟将上述时钟编码； 第二“异”电路，利用上述第一整数倍延迟电路的输出，将上述第一“异”电路的输出解码； 第一比较电路，比较上述时钟和上述第二“异”电路的输出，检测上述时钟的异常；多个第二整数倍延迟电路，使上述延迟时钟延迟与上述第一整数倍延迟电路将上述延迟时钟延迟的时钟的周期数不同、且互不相同的时钟周期数的量； 多个第三“异”电路，利用多个上述第二整数倍延迟电路的输出中的各个输出，将上述第一“异”电路的输出解码； 多个第二比较电路，比较上述时钟和多个上述第三“异”电路的各个的输出；以及 耦合电路，求取上述第一比较电路的输出以及上述多个比较电路的输出的逻辑和。
7.如权利要求5或6所述的时钟诊断电路，其中， 还在上述耦合电路的输出侧具备滤波电路。
全文摘要
一种时钟诊断电路，具备延迟电路，使时钟延迟时钟脉冲宽度以下的规定时间；整数倍延迟电路，使从延迟电路输出的延迟时钟延迟规定的周期数倍；第一“异”电路，利用延迟时钟将时钟编码；第二“异”电路，利用整数倍延迟电路的输出将第一“异”电路的输出解码；以及比较电路，比较时钟和第二“异”电路的输出，检测时钟的异常。
文档编号H03K5/125GK103208979SQ20121036571
公开日2013年7月17日 申请日期2012年9月27日 优先权日2011年9月29日
发明者大西直哉, 中谷博司, 鲛田芳富, 竹原润, 登古诚 申请人:株式会社东芝