专利名称：基于可逆逻辑的bcd码十进制计数器的制作方法
技术领域：
本发明涉及信息技术领域的低功耗组合逻辑电路设计，特别涉及一种低功耗的 B⑶码十进制计数器。
背景技术：
计数器是最常用的时序电路之一，不仅可以用于对脉冲计数，还可以用于分频、定时、产生节拍脉冲以及其他时序信号。二进制计数器具有电路结构简单、运算方便等特点， 但是日常生活中所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，有必要设计十进制计数器。但传统的十进制计数器是不可逆的，存在信息位的丢失，能耗较大。
Landauer已证实，由与门、异或门等这些不可逆的传统逻辑门构造的电路在运行过程中，不可避免的会产生能量的损耗。因为在计算过程中，每比特信息的丢失会消耗 Γ*1ιι2焦耳的能量，其中it是波尔茨曼常量，Γ是绝对温度。尽管与其它形式的能耗相比， ST*lii2是一个非常小的量，但在计算中消耗的总能量同信息丢失的个数是成正比。也就是说，随着信息丢失个数的增加，能耗也随之增加，所以在进行低能耗电路设计时，这一能耗不能忽视。发明内容
本发明的目的是为了克服以上的不足，提供一种可以大大降低系统能耗的基于可逆逻辑的BCD码十进制计数器。
本发明的目的通过以下技术方案来实现所述基于可逆逻辑的BCD码同步十进制计数器由四个可逆JK触发器、一个F5门、两个TOF门、两个FG门和一个NG门级联而成，四个可逆JK触发器的输入向量，分别是(C，1，I)，(C，, Cbe), (C，QlaQT，)，(〔, Q2ltQTQr ,￡>/);四个可逆 Jk 触发器输出变量分别是(c，gQ,!fiba)，(c，W)，(c，g2，fiT)’(c，g3，ae);将第一个可逆 JK触发器 J0 和Ktl输入端置I ;将F5门的其中一个输出端级联至第二个可逆JK触发器的K1端；将Q3输出端级联至FG门的第一个输入端，同时将其第二个输入信号置1，用来产生g信号；再通过一个TOF门来产生将其产生信号端级联至J1端JfF5门的一个输出端级联至 NG门的第二个输入端，同时为避免扇出使用一个FG门复制一个￥信号作为NG的第一个输入信号，继而NG门输出3个Q1Ur信号，将两个信号输出端分别级联至J2端和K2端；在上一步中已经获得了 Τβ/1信号，通过一个FG复制一个信号；将上述两信号输出端分别级联至TOF门的第一个和第二个输入端，第三输入端置0，来实现織信号和QT信号与功能；将TOF输出β" !Β Γ信号端级联至J3端，将F5门的其中一个输出端级联至K3端；由于可逆JK触发器的C端的输入输出的信号相同都为时钟信号，故直接将四个可逆触发器的C输入输出端依次次级联即可。所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲C进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与 8421码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为舰aQlW:腿，这时j3=o，K3=I ;输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中, ,αΛ, Qja为计数状态输出值。
一种基于可逆逻辑的BCD码异步十进制计数器由四个可逆JK触发器、两个F3门、 两个FG门、一个TOF门级联而成；四个可逆JK触发器的输入向量，分别是(C，1,1),(ΩοΛ,@，1)，(fif,l，l)，这'I);四个可逆JK触发器输出变量分别是(C。，(C1, g1； (c2, g2, Qim), (c3, g3, fit*);第一个可逆 JK 触发器的时钟方程为G =C, C0 输入端直接时钟信号，其激励方程为Λ=黑=i,即将第一个可逆JK触发器Jtl和Ktl输入端置 I ;第二个可逆JK触发器的时钟方程为为避免扇出使用一个F3门复制Qtl，先将Qtl 端级联至F3门的第一个输入端，再将F3门的其中一个输出级联至C1输入端，其激励方程为 =，将第四个可逆JK触发器的Q3输出端级联至FG门第一个输入端，同时将其第二个输入信号置1，用来产生&信号，最后将产生信号端级联至^端；第三个可逆JK触发器的时钟方程为q = ST，为避免扇出使用一个F3门来复制Q1信号，先将Q1端级联至F3 门的第一个输入端，再将其中一个输出端级联至C2输入端，其激励方程为忑=I3 =1，即将 J2端和J1输入端都置I ;第四个可逆JK触发器的时钟方程为A =0Γ ,将在第一个JK触发器处使用F3门的一个输出端直接级联至C3输入端，其激励方程为=1,使用一个FG门复制Q2信号，将FG门的一个输出端级联至TOF门的第一个输入端，同时将第二个 JK触发器处的F3门的一个输出端级联至TOF门的第二个输入端，这样在TOF门的第三个输出信号就为将该信号输出端直接级联至叉端；将1(3端输入置I。所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；每一个可逆JK触发器的时钟信号是不同的，因而各触发器不是同时翻转，而是逐级脉动翻转实现计数进位的；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为:= ，这时 J3=O, K3=I ;输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中 ,Q2^ ,QT , Sa为计数状态输出值。
本发明采用可逆门级联而成具有可逆性，可有效防止在运算过程中信息位的丢失，具有降低系统能耗的优点。
图I为NOT门的功能图；图2为Feynman门的功能图；图3为Toffoli门的功能图；图4为Fredkin门的功能图；图5为可逆D触发器的结构示意图；图6为可逆D触发器封装框图；图7为可逆JK触发器的结构图；图8为可逆JK触发器封装框图；图9为New门的功能图；图10为由Toffoli门和Feynman门实现New门的级联图；图11为F3门的功能图；图12为由Feynman门实现F3门的级联图；图13为F5门的功能图；图14为由Feynman门实现F5门的级联图；图15为可逆8421BCD码同步十进制加计数器工作时序图；图16为可逆BCD码同步十进制计数器的结构图；图17为可逆BCD码异步十进制计数器的结构图。
具体实施方式
为了加深对本发明的理解，下面将结合实施例和附图对本发明作进一步详述，该实施例仅用于解释本发明，并不构成对本发明保护范围的限定。
本发明使用的所有模块遵循左端为输入右端为输出原则。
本发明通过以下的技术方案实现I、选择基本可逆门NOT门(非门)主要用于实现对信号的取反，其功能图如图I所示。
Feynman门(FG):功能图如图2所示。该门可以实现对信号的复制及取反。当将其第二个输入信号置O时，即B=0，则可以实现对信号的复制功能。对信号的复制主要是避免在可逆电路中出现扇出。当将其第二个输入信号置I时，即B=l，则可以实现保持原有信号的同时输出原信号的取反信号。
Toffoli门(T0F):功能图如图3所示。在本发明中该门主要用于实现两个信号的与功能。将第三个输入信号置O时，即C=0，则其第三个输出信号就为AB。
Fredkin门(FRG):功能图如图4所示。该门可以实现信号的交换功能,如当A=I 时，就可以实现B和C信号的交换。
2、构造可逆的D触发器可逆D触发器的状态方程为=其中C为时钟信号。其功能表如表I所示,结构图如图5所示。
表I为可逆D触发器功能表
权利要求
1.一种基于可逆逻辑的BCD码同步十进制计数器，其特征在于所述基于可逆逻辑的BCD码同步十进制计数器由四个可逆JK触发器、一个F5门、两个TOF门、两个FG门和一个NG门级联而成，四个可逆JK触发器的输入向量，分别是(C，1，1)，(C，, a"), (c，, QisQon),(匕e/aw, a");四个可逆jk触发器输出变量分别是(C, g。, Gb·), (C, g1； Qt), (c, g2, (C, g3,这e);将第一个可逆 JK 触发器 J0 和 K0 输入端置I ;将F5门的其中一个输出端级联至第二个可逆JK触发器的K1端；将Q3输出端级联至FG门的第一个输入端，同时将其第二个输入信号置1，用来产生&信号；再通过一个TOF门来产生&这"_，将其产生信号端级联至J1端；将F5门的一个输出端级联至NG门的第二个输入端，同时为避免扇出使用一个FG门复制一个Ga信号作为NG的第一个输入信号， 继而NG门输出3个级"信号，将两个信号输出端分别级联至J2端和K2端；在上一步中已经获得了信号，通过一个FG复制一个CT信号；将上述两信号输出端分别级联至TOF 门的第一个和第二个输入端，第三输入端置0，来实现信号和€信号与功能；将TOF 输tl I信号端级联至J3端，将F5门的其中一个输出端级联至K3端；由于可逆JK触发器的C端的输入输出的信号相同都为时钟信号，故直接将四个可逆触发器的C输入输出端依次次级联即可。
2.根据权利要求I所述的基于可逆逻辑的BCD码同步十进制计数器，其特征在于所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲C进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为，这时J3=0，K3=I ； 输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中β"，ST , Ga，为计数状态输出值。
3.一种基于可逆逻辑的BCD码异步十进制计数器，其特征在于所述基于可逆逻辑的 BCD码异步十进制计数器由四个可逆JK触发器、两个F3门、两个FG门、一个TOF门级联而成；四个可逆1触发器的输入向量，分别是((，1，1)，(级％@，1)，($,1，1)，(钱》，fikW,!);四个可逆JK触发器输出变量分别是(cQ，g。, SlKc1, gl，aB),(c2，g2,a~), (C3, g3，;第一个可逆JK触发器的时钟方程为q =C，CO输入端直接时钟信号，其激励方程为4 = ^ = 1 ,即将第一个可逆JK触发器Jtl和Ktl输入端置I ;第二个可逆JK触发器的时钟方程为Q=Qf ,为避免扇出使用一个F3门复制Qtl，先将Qtl端级联至F3门的第一个输入端，再将F3门的其中一个输出级联至C1输入端，其激励方程为=，将第四个可逆JK触发器的Q3输出端级联至FG门第一个输入端，同时将其第二个输入信号置1，用来产生&信号，最后将产生信号端级联至J1端；第三个可逆JK触发器的时钟方程为q=#, 为避免扇出使用一个F3门来复制Q1信号，先将Q1端级联至F3门的第一个输入端，再将其中一个输出端级联至C2输入端，其激励方程为名=1，即将J2端和J1输入端都置I ;第四个可逆JK触发器的时钟方程为将在第一个JK触发器处使用F3门的一个输出端直接级联至C3输入端，其激励方程为Α ==1，使用一个FG门复制Q2信号，将FG门的一个输出端级联至TOF门的第一个输入端，同时将第二个JK触发器处的F3门的一个输出端级联至TOF门的第二个输入端，这样在TOF门的第三个输出信号就为将该信号输出端直接级联至J3端；将K3端输入置I。
4.根据权利要求3所述的基于可逆逻辑的BCD码异步十进制计数器，其特征在于所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；每一个可逆JK触发器的时钟信号是不同的，因而各触发器不是同时翻转，而是逐级脉动翻转实现计数进位的；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421 码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为 ，这II、U=0，K3=1 ;输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中β" , Qf11 ,αΛ, Of为计数状态输出值。
全文摘要
本发明公开了一种基于可逆逻辑的BCD码十进制计数器。本发明先用一个FRG门和一个FG门级联成一个可逆D触发器；用一个FRG门，一个NOT和一个可逆D触发器构造出成一个可逆的JK触发器；最后用四个可逆JK触发器，一个F5门，两个TOF门，两个FG门和一个NG门级联成一个可逆的BCD码同步十进制计数器；用四个可逆的JK触发器，两个F3门，两个FG门和一个TOF门构造出一个可逆的BCD码异步十进制计数器。本发明具有降低系统能耗的优点。
文档编号H03K23/72GK102916691SQ20121043684
公开日2013年2月6日 申请日期2012年11月6日 优先权日2012年11月6日
发明者管致锦, 张海豹, 鹿玉, 程学云, 何金凤, 鲁灿钢, 王伟, 孟春晨, 马敬超 申请人:南通大学