驱动器及低抖动串行信号的输出方法
【专利摘要】本发明公开了一种驱动器及低抖动串行信号的输出方法，其中驱动器包括：数据时序调整模块，用于接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do，并进行逻辑门运算处理输出数据de_smp和do_smp；预驱动器，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据dep，数据dop，数据den，数据don；输出驱动器，用于接收所述预驱动器输出的数据dep，数据dop，数据den，数据don，并进行处理逻辑门运算，输出低抖动量的串行信号dos。本发明提供的驱动器及低抖动串行信号的输出方法通过对电路合理的结构设计，最终输出具有低抖动量的串行信号。
【专利说明】驱动器及低抖动串行信号的输出方法
【技术领域】
[0001]本发明涉及通信【技术领域】，特别是涉及一种驱动器及低抖动串行信号的输出方法。
【背景技术】
[0002]伴随着电子信息产业的迅猛发展，尤其是便携式电子设备的发展，数据处理和传输的速度与日俱增。高速串行接口类型层出不穷，串行信号的传输速度已达到数Gbps甚至数十Gbps，随着通信系统中数据传输速率的不断提高，高速串行系统中的抖动问题日趋严重，抖动对系统造成的影响随数据传输速率的提高而成倍增长。当数据传输速率达到Gbps以上时，抖动成为决定系统性能的关键因素。抖动比较大时可能出现将会引起并行总线的建立保持时间余量不够、时钟稳定度差、串行信号接收端误码率高等现象。
[0003]可靠的数据传输要求我们必须把抖动控制在一定范围内，因此，低功耗、低抖动的串行信号输出成为高速串行接口电路设计的头等目标。
[0004]由于电流模逻辑的电流消耗恒定，而电压模逻辑仅在信号电平发生变化时有电流消耗，所以一般来说在同样的数据传输速度条件下电压模逻辑的功耗小于电流模逻辑。
[0005]如何设计能够使用电压模逻辑的驱动器并获得低抖动的信号输出就成为高速串行接口电路设计的一个重要挑战。
[0006]驱动器一般由输出驱动器和预驱动器两部分组成，如图1所示，一种使用电压模逻辑的常见驱动器，图1中串行数据系统10的输出驱动器30和预驱动器20由电压模逻辑电路构成。由于高速数据传输对信号的完整性要求很高，驱动器的输出阻抗应当等于或者接近传输线的特征阻抗(一般传输线的特征阻抗大约为50欧姆)，这样驱动器内部电阻R与PMOS晶体管或者NMOS晶体管导通电阻串联后的阻值应当等于50欧姆。由于MOS晶体管在开关过程中导通电阻具有一定的非线性，所以其导通电阻在驱动器输出电阻中所占比例应当较小，这样会要求MOS晶体管的尺寸较大，进而导致预驱动器的电容性负载很大。为了保证发送串行数据的速度，预驱动器的电容性负载越大，要求预驱动器的驱动能力越大，驱动能力越强，必然会造成预驱动器串联的级数增多。串行信号到输出信号之间的预驱动器级数越多，输出信号的抖动越大。
[0007]因此对于现有技术，如何设计一种能够使用电压模逻辑的驱动器并获得低抖动的串行信号输出的方法是个亟待解决的问题。
【发明内容】
[0008]基于上述问题，本发明提供了驱动器及低抖动串行信号的输出方法，克服了现有技术中串行数据经现有的驱动器输出串行信号的抖动量较大的技术缺陷。
[0009]本发明提供了一种驱动器，所述驱动器集成在一个系统电路中，所述驱动器包括数据时序调整模块，预驱动器和输出驱动器，其中:
[0010]所述数据时序调整模块，用于接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do,并进行逻辑门运算处理输出数据de_smp和do_smp ；
[0011]所述预驱动器，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号Ckp、Ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den,数据 don ；
[0012]所述输出驱动器，用于接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行逻辑门运算处理，输出低抖动量的串行信号dos。
[0013]较佳地，作为一种可实施方式。所述数据时序调整模块包括第一支路和第二支路；所述第一支路包括第一边沿D触发器，所述第二支路包括第二边沿D触发器和第三边沿D触发器，其中:
[0014]在第一支路中:
[0015]所述第一边沿D触发器的第一输入端连接至系统电路并接收系统电路发送的偶数位数据de，第二输入端连接至系统电路并接收系统电路产生的时钟信号ckp，并使用时钟信号ckp对偶数位数据de执行采样操作，将采样结果de_smp数据输出，所述第一边沿触发器输出端连接至预驱动器；
[0016]在第二支路中:所述第二边沿D触发器和所述第三边沿D触发器依次串联；
[0017]所述第二边沿D触发器，第一输入端连接至系统电路并接收系统电路输出的奇数位数据do，第二输入端连接至系统电路并接收系统电路产生的时钟信号Ckp，并使用时钟信号Ckp对奇数位数据do执行采样操作，将采样操作结果输出，所述第二边沿D触发器输出端连接至第三边沿D触发器的第一输入端；
[0018]所述第三边沿D触发器的第一输入端连接至所述第二边沿D触发器的输出端，所述第三边沿D触发器的第二输入端连接至系统电路并接收系统电路产生的时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果do_smp数据输出，所述第三边沿D触发器输出端连接至预驱动器。
[0019]较佳地，作为一种可实施方式。所述预驱动器包括第三支路、第四支路、第五支路和第六支路，其中:
[0020]所述第三支路包括第一与非门，所述第一与非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并对两个输入端接收的信号执行与非运算操作，将操作结果dep信号输出，所述第一与非门的输出端连接至输出驱动器；
[0021]所述第四支路包括第二与非门，所述第二与非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号Ckp，第二输入端连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并对两个输入端接收的信号执行与非运算操作，将操作结果dop信号输出，所述第二与非门的输出端连接至输出驱动器；
[0022]所述第五支路包括第一或非门，所述第一或非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号Ckp，第二输入端连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并对两个输入端接收的信号执行或非运算操作，将操作结果den信号输出，所述第一或非门的输出端连接至输出驱动器；
[0023]所述第六支路包括第二或非门，所述第二或非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并对两个输入端接收的信号执行或非运算操作，将操作结果don信号输出，所述第二或非门的输出端连接至输出驱动器。
[0024]较佳地，作为一种可实施方式。所述输出驱动器包括PMOSe晶体管、PMOSo晶体管、NMOSe晶体管和NMOSo晶体管以及一个电阻R0，其中:
[0025]所述PMOSe晶体管的源极连接电源VTT，栅极连接至所述预驱动器的所述第一与非门的输出端，漏极连接至电阻RO的输入端；
[0026]所述PMOSo晶体管的源极连接电源VTT，栅极连接至所述预驱动器的所述第二与非门的输出端，漏极连接至电阻RO的输入端；
[0027]所述NMOSe晶体管的源极接地，栅极连接至所述预驱动器的所述第一或非门的输出端，漏极连接至电阻RO的输入端；
[0028]所述NMOSo晶体管的源极接地，栅极连接至所述预驱动器的所述第二或非门的输出端，漏极连接至电阻RO的输入端；
[0029]所述电阻RO的输出端输出串行信号dos。
[0030]较佳地，作为一种可实施方式。所述系统电路产生的所述时钟信号ckp和ckn为一对差分时钟信号。
[0031]较佳地，作为一种可实施方式。所述差分时钟信号ckp和ckn的占空比为50%。
[0032]较佳地，作为一种可实施方式。所述第一边沿D触发器，所述第二边沿D触发器和第三边沿D触发器均为上升沿D触发器。
[0033]相应地，作为一种可实施方式。本发明还提供了一种低抖动串行信号的输出方法，所述方法包括如下步骤:
[0034]步骤S100、数据时序调整模块接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do,并进行逻辑门运算处理输出数据de_smp和do_smp ；
[0035]步骤S200、预驱动器接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号Ckp、Ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den,数据 don ；
[0036]步骤S300、输出驱动器接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行逻辑门运算处理，输出低抖动量的串行信号dos。
[0037]较佳地，作为一种可实施方式。在所述步骤S100中，还包括如下步骤:
[0038]步骤S101、所述数据时序调整模块的第一支路上的第一边沿D触发器接收系统电路产生的时钟信号ckp及偶数位数据de，并使用时钟信号ckp对偶数位数据de执行采样操作，将采样结果de_smp数据输出至预驱动器；
[0039]所述数据时序调整模块的第二支路上的第二边沿D触发器接收系统电路产生的时钟信号ckp及奇数位数据do，使用时钟信号ckp对奇数位数据do执行采样操作,将采样操作结果输出至第三边沿D触发器；所述第三边沿D触发器接收系统电路产生的时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果do_smp数据输出至预驱动器；
[0040]所述时钟信号ckp和ckn为一对差分时钟信号。
[0041]较佳地，作为一种可实施方式。在所述步骤S200中，还包括如下步骤:
[0042]步骤S201、所述预驱动器的第三支路上的第一与非门接收系统电路产生的时钟信号ckn及数据de_smp，并对两个输入端接收的信号执行与非运算操作，将操作结果数据d印输出至输出驱动器；
[0043]所述预驱动器的第四支路上的第二与非门接收系统电路产生的时钟信号ckp及数据do_smp，并对两个输入端接收的信号执行与非运算操作，将操作结果数据dop输出至输出驱动器；
[0044]所述预驱动器的第五支路上的第一或非门接收系统电路产生的时钟信号ckp及数据de_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据den输出至输出驱动器；
[0045]所述预驱动器的第六支路上的第二或非门接收系统电路产生的时钟信号ckn数据do_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据don至输出驱动器；
[0046]所述时钟信号ckp和ckn为一对差分时钟信号。
[0047]较佳地，作为一种可实施方式。在所述步骤S300中，还包括如下步骤:
[0048]步骤S301、当差分时钟信号ckp等于逻辑0，ckn等于逻辑I时，第一与非门和第一或非门均等同于反相器，dep和den等于数据de_smp的反相逻辑，ckp等于逻辑O,第二与非门输出数据dop为逻辑1，关闭所述PMOSo晶体管；ckn等于逻辑1，第二或非门输出数据don为逻辑0，关闭所述NMOSo晶体管；晶体管PMOSe和晶体管NMOSe构成了反相器电路，信号de_smp通过两级反相器输出低抖动量的串行信号；
[0049]步骤S302、当差分时钟信号ckp等于逻辑I，ckn等于逻辑O时，第二与非门和第二或非门均等同于反相器，dop和don等于数据do_smp的反相逻辑，ckn等于逻辑O,第一与非门输出数据dep为逻辑1，关闭所述PMOSe晶体管；ckp等于逻辑1，第一或非门输出数据den为逻辑0，关闭所述NMOSe晶体管；晶体管PMOSo和晶体管NMOSo构成了反相器电路，信号do_smp通过两级反相器输出低抖动量的串行信号。
[0050]本发明的有益效果包括:
[0051]本发明提供的一种驱动器及低抖动串行信号的输出方法，其中驱动器包括:数据时序调整模块，用于接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do,并进行逻辑门运算处理输出数据de_smp和do_smp ;预驱动器，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn,并进行逻辑门运算处理输出数据d印，数据dop，数据den，数据don ;输出驱动器，用于接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行处理逻辑门运算，输出低抖动量的串行信号dos。本发明提供的驱动器及低抖动串行信号的输出方法通过对电路合理的结构设计，最终输出具有低抖动量的串行信号。
【专利附图】
【附图说明】
[0052]图1为现有技术中的驱动器的结构示意图；
[0053]图2为本发明驱动器一具体实施例的结构及所在系统电路的结构示意图；
[0054]图2a为图2中驱动器一具体实施例的电路结构示意图；
[0055]图3为图2a中数据时序调整模块具体电路结构的示意图；
[0056]图4为图2a中预驱动器具体电路结构的示意图；[0057]图5为图2a中输出驱动器具体电路结构的示意图；
[0058]图6为本发明的驱动器与其所在的系统电路产生的差分时钟信号和串行信号的工作波形图；
[0059]图7为本发明低抖动串行信号的输出方法一具体实施例的流程示意图。
【具体实施方式】
[0060]下面结合说明书附图，对本发明一种驱动器及低抖动串行信号的输出方法的【具体实施方式】进行说明。
[0061]本发明实施例提供了一种驱动器，本发明实施例提供的驱动器以电压模驱动器为例加以详细说明，但不限于此，所述驱动器2集成在一个系统电路I中，参见图2及图2a，所述驱动器2包括数据时序调整模块3，预驱动器4和输出驱动器5，其中:
[0062]所述数据时序调整模块3，用于接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do，并进行逻辑门运算处理输出数据de_smp和do_smp ；
[0063]所述预驱动器4，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den,数据 don ；
[0064]所述输出驱动器5，用于接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行逻辑门运算处理，输出低抖动量的串行信号dos。
[0065]较佳地，作为一种可实施方式。所述数据时序调整模块3包括第一支路LI和第二支路L2 ;所述第一支路LI包括第一边沿D触发器31，所述第二支路L2包括第二边沿D触发器32和第三边沿D触发器33，如图3所示，其中:
[0066]在第一支路LI中:
[0067]所述第一边沿D触发器31的第一输入端311连接至系统电路并接收系统电路发送的偶数位数据de，第二输入端312连接至系统电路并接收系统电路产生的时钟信号ckp，并使用时钟信号ckp对偶数位数据de行采样操作，将采样结果de_smp数据输出，所述第一边沿触发器输出端313连接至预驱动器3 ；
[0068]在第二支路L2中:所述第二边沿D触发器32和所述第三边沿D触发器33依次串联；
[0069]所述第二边沿D触发器32的第一输入端321连接至系统电路并接收系统电路输出奇数位数据do，第二输入端322连接至系统电路并接收系统电路产生的时钟信号ckp，使用时钟信号ckp对奇数位数据do执行采样操作，将采样操作结果输出，所述第二边沿D触发器输出端323连接至第三边沿D触发器的第一输入端331 ；
[0070]所述第三边沿D触发器33的第一输入端331连接至所述第二边沿D触发器的输出端323，所述第三边沿D触发器的第二输入端332连接至系统电路并接收系统电路产生的时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果do_smp数据输出，所述第三边沿D触发器输出端333连接至预驱动器3 ；
[0071]较佳地，作为一种可实施方式。所述预驱动器4包括第三支路L3、第四支路L4、第五支路L5和第六支路L6，如图4所示，其中:
[0072]所述第三支路L3包括第一与非门41，所述第一与非门41的第一输入端411连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端412连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并两个输入端接收的信号执行与非运算操作，将操作结果dep信号输出，所述第一与非门的输出端413连接至输出驱动器5 ；
[0073]所述第四支路L4包括第二与非门42，所述第二与非门42的第一输入端421连接至系统电路并接收系统电路产生的时钟信号ckp，第二输入端422连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并两个输入端接收的信号执行与非运算操作，将操作结果dop信号输出，所述第二与非门的输出端423连接至输出驱动器5 ；
[0074]所述第五支路L5包括第一或非门43，所述第一或非门43的第一输入端431连接至系统电路并接收系统电路产生的时钟信号ckp，第二输入端432连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并两个输入端接收的信号执行或非运算操作，将操作结果den信号输出，所述第一或非门的输出端433连接至输出驱动器5 ；
[0075]所述第六支路L6包括第二或非门44，所述第二或非门44的第一输入端441连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端442连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并两个输入端接收的信号执行或非运算操作，将操作结果don信号输出，所述第二或非门的输出端443连接至输出驱动器5 ；
[0076]较佳地，作为一种可实施方式。所述系统电路产生的所述时钟信号ckp和ckn为一对差分时钟信号。
[0077]较佳地，作为一种可实施方式。所述差分时钟信号ckp和ckn的占空比为50%。
[0078]较佳地，作为一种可实施方式。所述第一边沿D触发器，所述第二边沿D触发器和第三边沿D触发器均为上升沿D触发器。
[0079]本发明实施例中的所述第一边沿D触发器，所述第二边沿D触发器和第三边沿D触发器可以但不限于为为上升沿D触发器，本发明实施例对此限定只是在本发明实施方式中一种较佳的技术方案。
[0080]较佳地，作为一种可实施方式。所述输出驱动器5包括PMOSe晶体管51、PM0So晶体管52、NMOSe晶体管53和NMOSo晶体管54以及一个RO (电阻)55，如图5所示，其中:
[0081]所述PMOSe晶体管51的源极511连接电源VTT，栅极512连接至所述预驱动器的所述第一与非门的输出端413，漏极513连接至电阻RO的输入端551 ；
[0082]所述PMOSo晶体管52的源极521连接电源VTT，栅极522连接至所述预驱动器的所述第二与非门的输出端423，漏极523连接至电阻RO的输入端551 ；
[0083]所述NMOSe晶体管53的源极531接地，栅极532连接至所述预驱动器的所述第一或非门的输出端433，漏极533连接至电阻RO的输入端551 ；
[0084]所述NMOSo晶体管54的源极541接地,栅极542连接至所述预驱动器的所述第二或非门的输出端443，漏极543连接至电阻RO的输入端551 ；
[0085]所述电阻RO的输出端552输出低抖动量的串行信号dos。
[0086]本发明实施例提供的驱动器可以获得低抖动的串行信号，通过对现有驱动器重新结构设计，其中主要体现在预处理器和驱动器的结构设计。本发明实施例提供的驱动器2具体包括数据时序调整模块3、预驱动器4和输出驱动器5三个装置部分。
[0087]其中，系统电路将产生数据de和数据do (分别为串行信号的偶数位和奇数位)，数据de和数据do的位宽与系统电路产生时钟信号ckp的周期相同，并且数据de和数据do与时钟信号ckp同步。其中，时钟信号ckp和ckn为一对差分时钟信号。
[0088]如图6所示，在本发明实施例中，假设d0、dl、d2、d3、d4、d5、d6、d7为8位串行信号，/d0、/dl、/d2、/d3、/d4、/d5、/d6、/d7为对应数据的反相逻辑，以上述情况为例对本发明实施例加以解释说明。
[0089]在本发明实施例中，数据时序调整模块使用差分时钟ckp和ckn的上升沿对偶数位数据de和奇数位数据do采样获得数据de_smp和do_smp。其中，假设差分时钟ckp和ckn的时钟周期为Tck，时钟ckp的上升沿相位为TO，D触发器的传输延迟为tck_d。由于差分时钟信号ckp和ckn的占空比均为50%，则时钟ckn的上升沿相位为(TO+Tck/2)，数据de_smp 的相位为(TO+tck-d),数据 do_smp 的相位为(TO+Tck/2+tck-d),这样数据 do_smp的相位要落后de_smp的相位Tck/2,即1/2个差分时钟ckp的周期。
[0090]预驱动器模块主要进行四项最基本的逻辑运算:时钟信号ckn和数据de_smp进行与非逻辑输出数据d印，时钟信号ckp和数据do_smp进行与非逻辑输出数据dop，时钟信号ckp和数据de_smp进行或非逻辑输出数据den，时钟信号ckn和数据do_smp进行或非逻辑输出数据don。
[0091]参见图6，由系统电路产生的各项数据及差分时钟信号的时序图可知，数据dop和don的有效数据相位要落后dep和den的有效数据相位1/2个差分时钟ckp的周期。当d印和den输出数据de的反相逻辑时，数据dop为逻辑1，晶体管PMOSo关闭；数据don为逻辑O,晶体管NMOSo关闭。当dop和don输出数据do的反相逻辑时,数据dep为逻辑I,晶体管PMOSe关闭；数据den为逻辑0，晶体管NMOSe关闭。
[0092]在本发明实施例中，通过使用低抖动的差分时钟信号对串行数据的偶数位和奇数位进行合理简单的逻辑处理，输出低抖动量的串行信号，这样就避免了预驱动器串联的级数较多的情况。这样串行信号在传输过程中将会尽可能的避免受到各种各样的干扰，并引起数据的抖动，串行数据系统工作的目的就是要尽可能的减少这些干扰的影响使得接收端能准确无误的恢复出发送端发送过来的数据。由于系统通常可提供边沿抖动很低的时钟信号，而本发明实施例中输出信号由时钟信号与两位数据通过一级最简单的逻辑操作(与非和或非)产生，这样就保证了输出信号的数据边沿抖动很小。其实质是通过满足时钟与数据之间的时序关系，以保障输出的串行信号抖动量低，从而保障高速串行信号的传输的稳定性。
[0093]一般地，由于输出驱动器中的输出电阻大部分由线性电阻构成，而输出驱动器的负载电容在信号传输过程中几乎不变，所以输出驱动器增加的信号边沿抖动很小，这样输出驱动器输出信号的边沿抖动大部分来自于预驱动器输出信号的边沿抖动。
[0094]由于电源噪声的影响，数据通过电压模逻辑的预驱动器电路后其边沿抖动会增大，而且通过的电压模逻辑电路串联级数越多，边沿抖动越大，这样现有常见技术的输出信号边沿抖动就会很大。
[0095]然而，系统电路可提供边沿抖动很低的时钟信号，本发明实施例利用边沿抖动很低的时钟信号与两位数据通过一级最简单的电压模逻辑操作(与非和或非运算)产生电压模预驱动器的输出信号，这样就保证了输出驱动器的输出信号的数据边沿抖动很小；并且由于预驱动器使用电压模逻辑，功耗相对于电流模逻辑大大降低。
[0096]基于同一发明构思，本发明实施例还提供了低抖动串行信号的输出方法，由于此方法解决问题的原理与前述一种驱动器的各项功能相似，因此，此方法的实施可以通过前述驱动器具体功能实现，重复之处不再赘述。
[0097]相应地,作为一种可实施方式。本发明实施例提供的低抖动串行信号的输出方法，如图7所示，所述方法包括如下步骤:
[0098]步骤S100、数据时序调整模块接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do,并进行逻辑门运算处理输出数据de_smp和do_smp ；
[0099]步骤S200、预驱动器接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den,数据 don ；
[0100]步骤S300、输出驱动器接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行逻辑门运算处理，输出低抖动量的串行信号dos。
[0101]较佳地，作为一种可实施方式。在所述步骤S100中，还包括如下步骤:
[0102]步骤S101、所述数据时序调整模块的第一支路上的第一边沿D触发器接收系统电路产生的差分时钟信号ckp及偶数位数据de，并使用时钟信号ckp对偶数位数据de执行采样操作，将采样结果de_smp数据输出至预驱动器；
[0103]所述数据时序调整模块的第二支路上的所述第二边沿D触发器接收系统电路产生的差分时钟信号ckp及奇数位数据do，使用时钟信号ckp对奇数位数据do执行采样操作，将采样操作结果输出至第三边沿D触发器；所述第三边沿D触发器接收系统电路产生的差分时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果d0_smp数据输出至预驱动器；
[0104]所述时钟信号ckp和ckn为一对差分时钟信号。
[0105]较佳地，作为一种可实施方式。在所述步骤S200中，还包括如下步骤:
[0106]步骤S201、所述预驱动器的第三支路上的第一与非门接收系统电路产生的差分时钟信号ckn及数据de_smp，并对两个输入端接收的信号执行与非运算操作，将操作结果数据dep输出至输出驱动器；
[0107]所述预驱动器的第四支路上的第二与非门接收系统电路产生的差分时钟信号ckp及数据do_smp，并对两个输入端接收的信号执行与非运算操作，将操作结果数据dop输出至输出驱动器；
[0108]所述第预驱动器的五支路上的第一或非门接收系统电路产生的差分时钟信号ckp及数据de_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据den输出至输出驱动器；
[0109]所述预驱动器的第六支路上的第二或非门接收系统电路产生的差分时钟信号ckn数据do_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据don至输出驱动器。
[0110]较佳地，作为一种可实施方式。在所述步骤S300中，还包括如下步骤:
[0111]步骤S301、当差分时钟信号ckp等于逻辑0，ckn等于逻辑I时，第一与非门和第一或非门均等同于反相器，dep和den等于数据de_smp的反相逻辑，ckp等于逻辑O,第二与非门输出数据dop为逻辑1，关闭所述PMOSo晶体管；ckn等于逻辑1，第二或非门输出数据don为逻辑0，关闭所述NMOSo晶体管；晶体管PMOSe和晶体管NMOSe构成了反相器电路，信号de_smp通过两级反相器输出低抖动量的串行信号；
[0112]步骤S302、当差分时钟信号ckp等于逻辑I，ckn等于逻辑O时，第二与非门和第二或非门均等同于反相器，dop和don等于数据do_smp的反相逻辑，ckn等于逻辑O,第一与非门输出数据dep为逻辑1，关闭所述PMOSe晶体管；ckp等于逻辑1，第一或非门输出数据den为逻辑0，关闭所述NMOSe晶体管；晶体管PMOSo和晶体管NMOSo构成了反相器电路，信号do_smp通过两级反相器输出低抖动量的串行信号。
[0113]在步骤S301中，当差分时钟信号ckp等于逻辑0，ckn等于逻辑I时，第一与非门和第一或非门均等同于反相器，dep和den等于数据de_smp的反相逻辑,然而第二与非门因为ckp等于逻辑O导致数据dop为逻辑1，关闭所述PMOSo晶体管，第二或非门因为ckn等于逻辑I导致数据don为逻辑0，关闭所述NMOSo晶体管。
[0114]由于dep和den等于相同的逻辑，可认为晶体管PMOSe和晶体管NMOSe构成了反相器电路，这样信号de_smp通过两级反相器输出低抖动量的串行信号；
[0115]在步骤S302中，当差分时钟信号ckp等于逻辑1，ckn等于逻辑O时，第二与非门和第二或非门均等同于反相器，dop和don等于数据do_smp的反相逻辑，而第一与非门因为ckn等于逻辑O导致数据cbp为逻辑1，关闭所述PMOSe晶体管；第一或非门因为ckp等于逻辑I导致数据den为逻辑0，关闭所述NMOSe晶体管。
[0116]由于dop和don等于相同的逻辑，可认为晶体管PMOSo和晶体管NMOSo构成了反相器电路，这样信号do_smp通过两级反相器输出低抖动量的串行信号。
[0117]本发明实施例提供的一种驱动器及低抖动串行信号的输出方法，其中驱动器包括:数据时序调整模块，用于接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do，并进行逻辑门运算处理输出数据de_smp和do_smp ;预驱动器，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den，数据don ;输出驱动器，用于接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行处理逻辑门运算，输出低抖动量的串行信号dos。本发明实施例提供的驱动器及低抖动串行信号的输出方法通过对电路合理的结构设计，最终输出的具有低抖动量的串行信号，保障了串行数据系统的稳定性，且具有上述电路结构的驱动器功耗低，节省了系统能源的消耗。
[0118]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【权利要求】
1.一种驱动器，所述驱动器集成在一个系统电路中，其特征在于，所述驱动器包括数据时序调整模块，预驱动器和输出驱动器，其中: 所述数据时序调整模块，用于接收系统电路产生的时钟信号Ckp、ckn和偶数位数据de和奇数位数据do，并进行逻辑门运算处理输出数据de_smp和do_smp ； 所述预驱动器，用于接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den，数据 don ； 所述输出驱动器，用于接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行处理逻辑门运算，输出低抖动量的串行信号dos。
2.根据权利要求1所述的驱动器，其特征在于，所述数据时序调整模块包括第一支路和第二支路；所述第一支路包括第一边沿D触发器，所述第二支路包括第二边沿D触发器和第三边沿D触发器，其中: 在第一支路中: 所述第一边沿D触发器的第一输入端连接至系统电路并接收系统电路发送的偶数位数据de，第二输入端连接至系统电路并接收系统电路产生的时钟信号ckp，并使用时钟信号ckp对偶数位数据de执行采样操作，将采样结果de_smp数据输出，所述第一边沿触发器输出端连接至预驱动器； 在第二支路中:所述第二边沿D触发器和所述第三边沿D触发器依次串联； 所述第二边沿D触发器，第一输入端连接至系统电路并接收系统电路输出的奇数位数据do，第二输入端连接至系统电路并接收系统电路产生的时钟信号ckp，并使用时钟信号ckp对奇数位数据do执行采样 操作，将采样操作结果输出，所述第二边沿D触发器输出端连接至第三边沿D触发器的第一输入端； 所述第三边沿D触发器的第一输入端连接至所述第二边沿D触发器的输出端，所述第三边沿D触发器的第二输入端连接至系统电路并接收系统电路产生的时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果do_smp数据输出，所述第三边沿D触发器输出端连接至预驱动器。
3.根据权利要求2所述的驱动器，其特征在于，所述预驱动器包括第三支路、第四支路、第五支路和第六支路，其中: 所述第三支路包括第一与非门，所述第一与非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并对两个输入端接收的信号执行与非运算操作，将操作结果dep信号输出，所述第一与非门的输出端连接至输出驱动器； 所述第四支路包括第二与非门，所述第二与非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckp，第二输入端连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并对两个输入端接收的信号执行与非运算操作，将操作结果dop信号输出，所述第二与非门的输出端连接至输出驱动器； 所述第五支路包括第一或非门，所述第一或非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckp，第二输入端连接至所述数据时序调整模块的所述第一边沿D触发器的输出端，并对两个输入端接收的信号执行或非运算操作，将操作结果den信号输出，所述第一或非门的输出端连接至输出驱动器； 所述第六支路包括第二或非门，所述第二或非门的第一输入端连接至系统电路并接收系统电路产生的时钟信号ckn，第二输入端连接至所述数据时序调整模块的所述第三边沿D触发器的输出端，并对两个输入端接收的信号执行或非运算操作，将操作结果don信号输出，所述第二或非门的输出端连接至输出驱动器。
4.根据权利要求3所述的驱动器，其特征在于，所述输出驱动器包括PMOSe晶体管、PMOSo晶体管、NMOSe晶体管和NMOSo晶体管以及一个电阻R0，其中: 所述PMOSe晶体管的源极连接电源VTT，栅极连接至所述预驱动器的所述第一与非门的输出端，漏极连接至电阻RO的输入端； 所述PMOSo晶体管的源极连接电源VTT，栅极连接至所述预驱动器的所述第二与非门的输出端，漏极连接至电阻RO的输入端； 所述NMOSe晶体管的源极接地，栅极连接至所述预驱动器的所述第一或非门的输出端，漏极连接至电阻RO的输入端； 所述NMOSo晶体管的源极接地，栅极连接至所述预驱动器的所述第二或非门的输出端，漏极连接至电阻RO的输入端； 所述电阻RO的输出端输出串行信号dos。
5.根据权利要求1-3任一项所述的驱动器，其特征在于，所述系统电路产生的所述时钟信号ckp和ckn为一对差分 时钟信号。
6.根据权利要求5所述的驱动器，其特征在于，所述差分时钟信号ckp和ckn的占空比为 50%ο
7.根据权利要求2所述的驱动器，其特征在于，所述第一边沿D触发器，所述第二边沿D触发器和第三边沿D触发器均为上升沿D触发器。
8.一种低抖动串行信号的输出方法，其特征在于，包括如下步骤: 步骤S100、数据时序调整模块接收系统电路产生的时钟信号ckp、ckn和偶数位数据de和奇数位数据do，并进行逻辑门运算处理输出数据de_smp和do_smp ； 步骤S200、预驱动器接收所述数据时序调整模块输出的数据de_smp和do_smp及系统电路产生的时钟信号ckp、ckn，并进行逻辑门运算处理输出数据d印，数据dop，数据den，数据 don ； 步骤S300、输出驱动器接收所述预驱动器输出的数据d印，数据dop，数据den，数据don，并进行逻辑门运算处理，输出低抖动量的串行信号dos。
9.根据权利要求8所述的低抖动串行信号的输出方法，其特征在于，在所述步骤SlOO中，还包括如下步骤: 步骤S101、所述数据时序调整模块的第一支路上的第一边沿D触发器接收系统电路产生的时钟信号ckp及偶数位数据de，并使用时钟信号ckp对偶数位数据de执行采样操作，将采样结果de_smp数据输出至预驱动器； 所述数据时序调整模块的第二支路上的第二边沿D触发器接收系统电路产生的时钟信号ckp及奇数位数据do，使用时钟信号ckp对奇数位数据do执行采样操作，将采样操作结果输出至第三边沿D触发器；所述第三边沿D触发器接收系统电路产生的时钟信号ckn，并使用时钟信号ckn对第二边沿D触发器的输出信号执行采样操作，将采样操作结果do_smp数据输出至预驱动器； 所述时钟信号ckp和ckn为一对差分时钟信号。
10.根据权利要求8所述的低抖动串行信号的输出方法，其特征在于，在所述步骤S200中，还包括如下步骤: 步骤S201、所述预驱动器的第三支路上的第一与非门接收系统电路产生的时钟信号ckn及数据de_smp，并对两个输入端接收的信号执行与非运算操作，将操作结果数据dep输出至输出驱动器； 所述预驱动器的第四支路上的第二与非门接收系统电路产生的时钟信号ckp及数据do_smp,并对两个输入端接收的信号执行与非运算操作，将操作结果数据dop输出至输出驱动器； 所述预驱动器的第五支路上的第一或非门接收系统电路产生的时钟信号ckp及数据de_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据den输出至输出驱动器； 所述预驱动器的第六支路上的第二或非门接收系统电路产生的时钟信号ckn数据do_smp，并对两个输入端接收的信号执行或非运算操作，将操作结果数据don至输出驱动器； 所述时钟信号ckp和ckn为一对差分时钟信号。
11.根据权利要求8或10所述的低抖动串行信号的输出方法，其特征在于，在所述步骤S300中，还包括如下步骤: 步骤S301、当差分时钟信号ckp等于逻辑0，ckn等于逻辑I时，第一与非门和第一或非门均等同于反相器，dep和den等于数据de_smp的反相逻辑，ckp等于逻辑O,第二与非门输出数据dop为逻辑1，关闭所述PMOSo晶体管；ckn等于逻辑1，第二或非门输出数据don为逻辑0，关闭所述NMOSo晶体管；晶体管PMOSe和晶体管NMOSe构成了反相器电路，信号de_smp通过两级反相器输出低抖动量的串行信号； 步骤S302、当 差分时钟信号ckp等于逻辑I，ckn等于逻辑O时，第二与非门和第二或非门均等同于反相器，dop和don等于数据do_smp的反相逻辑，ckn等于逻辑O,第一与非门输出数据cbp为逻辑1，关闭所述PMOSe晶体管；ckp等于逻辑1，第一或非门输出数据den为逻辑0，关闭所述NMOSe晶体管；晶体管PMOSo和晶体管NMOSo构成了反相器电路，信号do_smp通过两级反相器输出低抖动量的串行信号。
【文档编号】H03K19/20GK103812497SQ201210439012
【公开日】2014年5月21日 申请日期:2012年11月6日 优先权日:2012年11月6日
【发明者】倪陈志, 王洪魁 申请人:珠海全志科技股份有限公司