专利名称：低时钟串扰的预放大器、动态比较器及电路的制作方法
技术领域：
本发明涉及模拟电路设计领域，特别是涉及一种低时钟串扰的预放大器、具有该预放大器的动态比较器及电路。
背景技术：
动态比较器具有功耗小、面积小、速度快的特点，常常在逐次逼近寄存器型(SAR)的模拟数字转换器(ADC)中使用。其典型的应用形式如图1所示。其中电容阵列包括若干大小存在比例关系的电容器以及MOS管开关，实现对差分电压输入信号的采样及电荷转换。而电容阵列直接和动态比较器相连，比较器对电容阵列的两个输出电压进行比较，其差分输出电压信号再送给后级电路处理。基于锁存器的动态比较器一般由第一级预放大器和第二级锁存器构成，即带有MOS管开关的电容阵列的输出直接和预放大器的输入连接。包含这一连接关系的预放大器的电路原理图如图2所示，其中ΜΝ0、丽1、丽2、MP3和MP4管构成预放大器NM0、MP3、MP4管的栅极由外部时钟信号驱动，丽I和丽2管是预放大器的输入端，和前级电容器、MOS管开关构成的串联电路相连。Vinp端连接的电容器为Cl，Cl串联MOS管开关Kl，连接到参考电压VREFl上；Vinn端连接的电容器为C2，C2串联MOS管开关K2，连接到参考电压VREF2上。理想情况下，电路是完全对称的。当预放大器在时钟信号CLK的驱动下工作时，CLK信号会通过MOS管的本征电容或者寄生电容耦合到预放大器的输入端。如图3所示，MNO管栅极的CLK信号通过CgdO，Cgsl稱合到输入端Vinp ;还通过CgdO, Cgs2稱合到输入端Vinn。MP3管栅极的CLK信号通过Cgd3、Cgdl稱合到输入端Vinp ；MP4管栅极的CLK信号通过Cgd4、Cgd2稱合到输入端Vinn0 Vinp端连接的前级电容器和MOS管开关的等效阻抗用Zl表示，Vinn端连接的前级电容器和MOS管开关的等效阻抗用Z2表示。由于耦合作用，CLK信号将在Z1、Z2上产生干扰电压，影响Vinp和Vinn信号的大小。当电路完全对称的时候，这种耦合是共模干扰，不会影响预放大器的最小可比较电压。然而当电路不对称的时候，例如由于MOS管开关的失配，使得Zl不等于Z2，那么这种干扰就会在Vinp和Vinn上产生差模串扰信号，降低预放大器的比较精度。因此需要降低时钟信号CLK对Vinp和Vinn端的串扰影响。
发明内容
本发明的目的在于提出一种预放大器，减小时钟信号对输入端的串扰。另一目的在于提出一种具有这种预放大器的动态比较器。又一目的在于提出一种具有这种动态比较器的模拟数字转换器。为实现上述目的，本发明采用以下技术方案
一种低时钟串扰的预放大器 ，包括一个偏置电流源MOS管、一对输入MOS管和一对负载MOS管，还包括第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的栅极接地，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第五MOS管的漏极接其中一个输入MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述第六MOS管的漏极接另一个输入MOS管的漏极，所述第七MOS管的源极接所述偏置电流源MOS管的漏极，所述第七MOS管的漏极接所述一对输入MOS管的源极，所述第七MOS管的栅极接电源。可进一步采用以下一些技术方案
所述偏置电流源MOS管、所述一对输入MOS管和所述第七MOS管为NMOS管，所述一对负载MOS管、所述第五MOS管和所述第六MOS管为PMOS管。一种动态比较器，包括锁存器和所述低时钟串扰的预放大器。一种电路，包括所述的动态比较器。所述电路为模拟数字转换器，所述模拟数字转换器包括电容阵列和所述动态比较器。本发明的有益技术效果
该预放大器在接收时钟信号的各MOS管上增加MOS管，能够屏蔽时钟信号通过所加的MOS管的本征/寄生电容向预放大器输入端的耦合作用，从而减小了时钟信号对输入端的串扰。
图1是SAR ADC中电容阵列和比较器连接的示意 图2是预放大器和前级电容器-MOS管开关连接的电路原理 图3是对CLK信号通过MOS管电容串扰到预放大器输入端的分析；
图4是本发明实施例的降低CLK串扰的预放大器电路原理 图5是图4电路中CLK串扰情况的原理分析图。
具体实施例方式下面结合附图，对低时钟串扰的预放大器的实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。为使描述简洁，下文中将偏置电流源MOS管MNO称为MNO管，将第七MOS管丽7称为丽7管，将一对输入MOS管丽1、丽2分别称为丽I管和丽2管，将一对负载MOS管MP3、MP4分别称为MP3管和MP4管，将第五MOS管MP5和第六MOS管MP6分别称为MP5管和MP6管。一个实施例的预放大器的电路原理图如图4所示。偏置电流源MNO管的栅极外接时钟信号CLK。在NMO管的漏极上加入丽7管，丽7管是MNO管的cascode管(构成共源共栅结构)，丽7管的栅极接电源VDD。输入MOS管即丽I管和丽2管的栅极分别接待比较的输入电压Vinp和Vinn。负载MOS管即MP3管和MP4管的栅极外接时钟信号CLK。在MP3管、MP4管漏极上分别加入管MP5管和MP6管，MP5管是MP3管的cascode管，MP6管是MP4管的cascode管，MP5管和MP6管的栅极接地GND。一个实施例里，丽O管、丽I管、丽2管和丽7管为WOS管，MP3管、MP4管、MP5管和MP6管为PMOS管。考虑MOS管电容后的预放大器的原理图如图5所示。由于丽7管的栅极接直流电平VDD，MNO管栅极所加CLK信号通过CgdO，Cgs7到达VDD，不会耦合到输入端；类似的，由于MP5管、MP6管栅极接GND，MP3管、MP4管栅极所加CLK信号也无法通过Cgd3_Cgs5，Cgd4-Cgs6耦合到输入端。因此cascode MOS管屏蔽了时钟信号通过其所加MOS管的电容向预放大器输入端的耦合作用。另一方面，MNO栅极的CLK信号会在MNO管的漏极产生电压VdO，该电压通过丽7管的作用在其漏极产生电压Vd7’ Vd7再通过丽I管的Cgsl耦合到Vinp，通过丽2管的Cgs2耦合到Vinn。但由于MN7管的栅极接VDD，MN7管在预放大器动态工作时主要处于线性区，Vd7的变化小于VdO的变化，因此CLK的这一馈通作用也被丽7管减小了。类似的，MP3管栅极的CLK信号会在MP3管的漏极产生Vintn电压，进而在MP5管的漏极产生Voutn电压；MP4管栅极的CLK信号会在MP4管的漏极产生Vintp电压，进而在MP6管的漏极产生Voutp电压。但这种馈通作用都被栅极接到GND的MP5管和MP6管所抑制。在一些实施例里，一种动态比较器包括锁存器和所述低时钟串扰的预放大器。在一些实施例里，一种电路包括所述的动态比较器。所述电路可以为模拟数字转换器，所述模拟数字转换器包括电容阵列和所述动态比较器。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种低时钟串扰的预放大器，包括一个偏置电流源MOS管、一对输入MOS管和一对负载MOS管，其特征在于，还包括第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的栅极接地，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第五MOS管的漏极接其中一个输入MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述第六MOS管的漏极接另一个输入MOS管的漏极，所述第七MOS管的源极接所述偏置电流源MOS管的漏极，所述第七MOS管的漏极接所述一对输入MOS管的源极，所述第七MOS管的栅极接电源。
2.如权利要求1所述的预放大器，其特征在于，所述偏置电流源MOS管、所述一对输入MOS管和所述第七MOS管为NMOS管，所述一对负载MOS管、所述第五MOS管和所述第六MOS管为PMOS管。
3.一种动态比较器，包括预放大器和锁存器，其特征在于，所述预放大器为如权利要求1-3任一项所述的预放大器。
4.一种电路，其特征在于，包括如权利要求3所述的动态比较器。
5.如权利要求4所述的电路，其特征在于，所述电路为模拟数字转换器，所述模拟数字转换器包括电容阵列和所述动态比较器。
全文摘要
一种低时钟串扰的预放大器，包括一个偏置电流源MOS管、一对输入MOS管和一对负载MOS管、第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的栅极接地，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第五MOS管的漏极接其中一个输入MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述第六MOS管的漏极接另一个输入MOS管的漏极，所述第七MOS管的源极接所述偏置电流源MOS管的漏极，所述第七MOS管的漏极接所述一对输入MOS管的源极，所述第七MOS管的栅极接电源。在此还公开了具有该预放大器的动态比较器及电路。本发明能够屏蔽时钟信号向预放大器输入端的耦合作用，减小时钟信号对输入端的串扰。
文档编号H03K5/22GK103051289SQ20121055499
公开日2013年4月17日 申请日期2012年12月20日 优先权日2012年12月20日
发明者王自强, 姜珲, 张春, 麦宋平, 陈虹, 王志华 申请人:清华大学深圳研究生院