专利名称：灵活的低功率转换速率控制输出缓冲器的制作方法
技术领域：
本发明大致涉及输出缓冲器，以及更具体地，涉及一种具有转换速率控制的输出缓冲器。
背景技术：
集成电路使用输出缓冲器来将相对微弱的内部信号变换为适于外部使用的更强的信号，以便例如用于传输到印刷电路板上的其它集成电路。然而，印刷电路板上的信号线的布局和端接在不同的应用中变化很大。例如，具有短、轻负载的信号线的印刷电路板上的集成电路不需要与具有较长、重负载的信号线的印刷电路板一样强的输出缓冲器。如果输出缓冲器太强的话，由于信号线上的欠阻尼或阻尼振荡，它们会过度驱动轻负载的输出信号线并造成信号失效。如果输出缓冲器太微弱的话，它们不能够以足够的时间来驱动重负载的输出信号线并且也会造成信号失效。
发明内容
在典型实施例中，输出缓冲器包括上拉驱动器、下拉驱动器和输出级。该上拉驱动器具有驱动控制输入和输出，该输出用于响应在该驱动控制输入上接收的第一驱动控制信号而以推挽模式提供上拉驱动信号，以及响应在该驱动控制输入上接收的第二驱动控制信号而以电流限制模式提供上拉驱动信号。该下拉驱动器具有驱动控制输入和输出，该输出用于响应在该驱动控制输入上接收的第三驱动控制信号而以推挽模式提供下拉驱动信号，以及响应在该驱动控制输入上接收的第四驱动控制信号而以电流限制模式提供下拉驱动信号。该输出级响应该上拉和下拉驱动信号而在输出端子上提供一电压。在其它典型实施例中，输出缓冲器包括解码器、上拉驱动器、下拉驱动器、以及输出级。该解码器具有用于接收数据信号的第一输入、用于接收模式信号的第二输入、用于提供第一和第二驱动控制信号的第一输出、以及用于提供第三和第四驱动控制信号的第二输出。当该模式信号为第一状态时，该解码器响应该数据信号的相应第一和第二状态而提供第一和第三驱动控制信号中选定的一个，以及该当模式信号为第二状态时，该解码器响应该数据信号的相应第一和第二状态而提供该第二和第四驱动控制信号中选定的一个。该上拉驱动器具有I禹合到该解码器的第一输出的输入和输出，该输出用于响应该第一驱动控制信号而以推挽模式提供上拉驱动信号，以及响应该第二驱动控制信号而以电流限制模式来提供上拉驱动信号。该下拉驱动器具有耦合到该解码器的第二输出的输入和输出，该输出用于响应该第三驱动信号而以推挽模式提供下拉驱动信号，以及响应该第四驱动信号而以电流限制模式提供下拉驱动信号。该输出级响应该上拉和下拉驱动信号而在输出端子上提供一电压。在又一其它典型实施例中，一种在输出端子上提供输出信号的方法包括:响应第一驱动控制信号而以推挽模式激活上拉驱动信号，以使得上拉晶体管以由第一转换速率控制信号所指示的第一转换速率来驱动该输出信号；响应第二驱动控制信号而以电流限制模式激活该上拉驱动信号，以使得该上拉晶体管以基本该第一转换速率来驱动该输出信号；响应第三驱动控制信号而以推挽模式激活下拉驱动信号，以使得下拉晶体管以由第二转换速率控制信号所指示的第二转换速率来驱动该输出信号；响应第四驱动控制信号而以电流限制模式激活该下拉驱动信号，以使得该下拉晶体管以基本该第二转换速率来驱动该输出信号；以及响应该上拉和下拉驱动信号而有选择地采用该上拉和下拉晶体管来驱动该输出端子上的输出信号。
通过参考附图，本领域技术人员会更好地理解本发明，以及更加清楚地理解本发明的多个特征和优点。图1以示意图形式示出了传统的输出缓冲器；图2以框图形式示出了根据一个典型实施例的输出缓冲器；图3以示意图形式示出了形成图2的输出缓冲器的一个典型实施例的输出的一部分；图4以示意图形式示出了与图2的输出缓冲器一起使用的输出缓冲器的一部分；图5以示意图形式示出了根据图2的输出缓冲器的另一实施例的输出缓冲器的一部分；图6示出了一个曲线图，其中示出了用于图4的实施例中的多个电压中的第一电压的形成；图7示出了一个曲线图，其中示出了用于图5的实施例中的多个电压中的第二电压的形成；图8示出了一个曲线图，其中示出了用于图3的实施例中的多个电压中的第一电压的形成；图9示出了一个曲线图，其中示出了用于图5的实施例中的多个电压中的第二电压的形成；以及图10以框图形式示出了用于与根据典型实施例的输出缓冲器一起使用的微控制器单元(MCU)的典型实施例。在下面的描述中，不同附图中使用的相同参考符号表示相似或相同的项目。除非特定说明，用语“耦合到”及其相关的动词形式均包括直接连接和通过现有技术中已知方式的间接电连接，以及除非特别说明，直接连接的任意描述也意味着采用合适形式的间接电连接的可替换实施例。
具体实施例方式图1以示意图形式示出了传统的输出缓冲器100。输出缓冲器100连接到焊盘160并包括电流反射镜输入支路110、开关115、可变电阻器120、P沟道MOS晶体管130、N沟道MOS晶体管140和电容器150。电流反射镜输入支路110包括P沟道晶体管112和可变电流源114。晶体管112具有连接到标识为“VDD”的电源电压端的源极、栅极、以及连接到该栅极并形成电流反射镜输入支路110的示出端子的漏极。Vdd是具有例如标称值为3.0伏的更为正性的电源电压端。电流源114具有连接到晶体管112的漏极的第一端、连接到标识为“vss”的电源电压端的第二端、以及控制端。Vss是更为负性的电源电压端，例如标称值为
0.0伏的地电压。开关115具有连接到电流反射镜输入支路110的输出端的第一端、第二端、以及用于接收标识为“D”的数据信号的控制端。可变电阻120具有连接到开关115的第二端的第一端、第二端、以及控制端。晶体管130具有连接到Vdd的源极、连接到可变电阻120的第二端的栅极、以及连接到焊盘160的漏极。晶体管140具有连接到晶体管130的漏极和焊盘160的漏极、栅极、以及连接到Vss的源极。电容150具有连接到可变电阻120的第二端的第一端、以及连接到晶体管130的漏极的第二端。操作过程中，输出缓冲器100控制晶体管130，从而为焊盘160上的低到高转变提供转换速率控制。在低到高转变过程中，晶体管130的栅极首先放电到低于Vdd的阈值电压(Vtp)以使得晶体管130导通。这个放电过程会在数据信号D关闭开关115后逐渐地进行，但是由于晶体管130的大栅极电容，可使用预充电电路(图1中未示出)来快速地实现该电压减小。一旦晶体管130导通，输出缓冲器100进入高增益或转换(slewing)周期，在该周期中，晶体管130的栅-源电压(Vesi3tl)基本与漏-源电压无关地保持为VTP。在转换过程中，焊盘160处的转换速率被设定为ISK/C，其中Isk是流过电阻120的电流并且其等于(Vcsi12-Vtp)/R12tl，以及其中Vcsil2是晶体管112的栅-源电压，以及R12tl是电阻120的阻值。当焊盘160 —路转变直到Vdd时，输出缓冲器100进入低增益周期，在该周期中，Vesi3tl大幅放电到Vesil2。输出缓冲器100还包括连接到图1中未示出的N沟道晶体管140的栅极的相应镜像电路。当通过与之前描述的相似的方式来驱动焊盘160上的低电压时，该镜像电路变成可响应于数据信号D的补码并可控制输出缓冲器100的转换速率。
输出缓冲器100为驱动重负载的多种应用提供可编程的转换速率控制，如驱动扩音器的D级放大器。图2以框图形式示出了根据一个典型实施例的输出缓冲器200。输出缓冲器200连接到焊盘250，该焊盘 250作为输出端并且大致包括解码器210、上拉驱动器220、下拉驱动器230、和输出级240。解码器210具有用于接收标识为“DATA”的数据信号的第一输入、用于接收标识为OE ’’的有效低输出启动信号的第二输入、用于接收标识为“MODE”的模式控制信号的第三输入、用于提供标识为“D1”和“D2”的驱动控制信号和标识为“ENP”的控制信号的第一输出、以及用于提供标识为“D3”和“D4”的驱动控制信号和标识为“―”的控制信号的第二输出。上拉驱动器220具有用于接收驱动控制信号Dl和D2和控制信号ENP的第一输入、用于接收标识为“SI ”和“Cl ”的控制信号的第二输入、以及输出。下拉驱动器230具有用于接收驱动控制信号D3和D4和控制信号的第一输入、用于接收标识为“S2”和“C2”的控制信号的第二输入、以及输出。输出级240具有分别连接到上拉驱动器220和下拉驱动器230的第一和第二输入、和连接到焊盘250的输出。在操作过程中，解码器210响应DATA信号、&信号、和MODE信号，从而以合适的逻辑状态来提供驱动控制信号D1-D4。当0^信号在逻辑高无效时，解码器210提供处于无效逻辑状态的所有驱动控制信号D1-D4和控制信号ENP和。当信号@在逻辑低有效时，解码器210提供由DATA信号和选定MODE的逻辑状态决定的逻辑状态下的驱动控制信号D1-D4。当DATA为高时，如果MODE为低，解码器210激活驱动控制信号Dl同时保持D2-D4无效，或者如果MODE为高，解码器210激活驱动控制信号D2同时包括Dl、D3、和D4无效。当DATA为低时，如果MODE为低，解码器210激活驱动控制信号D3同时保持Dl、D2和D4无效，或者如果MODE为高，解码器210激活驱动控制信号D4同时包括D1-D3无效。表格I汇总了对于所有DATA、&和MODE值的驱动控制信号D1-D4的逻辑状态，其中“x”代表“无关”:
表格I
权利要求
1.一种输出缓冲器，包括: 上拉驱动器，其具有驱动控制输入和输出，该输出响应于在所述驱动控制输入上接收第一驱动控制信号而以推挽模式提供上拉驱动信号，并且该输出响应于在所述驱动控制输入上接收第二驱动控制信号而以电流限制模式提供上拉驱动信号； 下拉驱动器，其具有驱动控制输入和输出，该输出响应于在所述驱动控制输入上接收第三驱动控制信号而以所述推挽模式提供下拉驱动信号，并且该输出响应于在所述驱动控制输入上接收第四驱动控制信号而以所述电流限制模式提供下拉驱动信号；以及输出级，用于响应于所述上拉和下拉驱动信号而在输出端上提供一电压。
2.如权利要求1所述的输出缓冲器，其中，所述输出级包括: 第一晶体管，其具有耦合到第一电源电压端的第一电流端、用于接收所述上拉驱动信号的控制端、以及耦合到所述输出端的第二电流端；以及 第二晶体管，其具有耦合到所述第一晶体管的所述第二电流端的第一电流端、用于接收所述下拉驱动信号的控制端、以及耦合到第二电源电压端的第二电流端。
3.如权利要求2所述 的输出缓冲器，其中: 所述上拉驱动器进一步具有用于接收第一转换速率控制信号的转换速率控制输入，并且使所述输出级响应于所述第一驱动控制信号或所述第二驱动控制信号按照所述第一转换速率控制信号所确定的第一转换速率来改变所述输出端上的电压；以及 所述下拉驱动器进一步具有用于接收第二转换速率控制信号的转换速率控制输入，并且使所述输出级响应于所述第三驱动控制信号或所述第四驱动控制信号按照所述第二转换速率控制信号所确定的第二转换速率来改变所述输出端上的电压。
4.如权利要求3所述的输出缓冲器，其中，所述上拉驱动器包括: 具有输出端的第一电流反射镜输入支路； 第一可切换电阻，其响应于所述第二驱动控制信号而选择性地耦合在所述第一电流反射镜输入支路的所述输出端和所述第一晶体管的所述控制端之间，并具有响应于所述第一转换速率控制信号而变化的阻值；以及 第二可切换电阻，其响应于所述第一驱动控制信号而选择性地耦合在所述第一晶体管的所述控制端和第三电源电压端之间，并且具有响应于所述第一转换速率控制信号而变化的阻值；以及 第一电容，其具有耦合到所述第一晶体管的所述控制端的第一端以及耦合到所述第一晶体管的所述第二电流端的第二端。
5.如权利要求4所述的输出缓冲器，其中，所述第一可切换电阻包括: 可变电阻，其具有耦合到所述第一晶体管的所述控制端的第一端、第二端、以及用于接收所述第一转换速率控制信号的控制端；以及 开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述电流反射镜输入支路的所述输出端的第二端、以及用于接收所述第二驱动控制信号的控制端。
6.如权利要求5所述的输出缓冲器，其中，所述第二可切换电阻包括: 可变电阻，其具有耦合到所述第一晶体管的所述控制端的第一端、第二端、以及用于接收所述第一转换速率控制信号的控制端；以及 开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述电源电压端的第二端、以及用于接收所述第一驱动控制信号的控制端。
7.如权利要求3所述的输出缓冲器，其中，所述下拉驱动器包括: 具有输出端的第二电流反射镜输入支路；和 第三可切换电阻，其响应于所述第三驱动控制信号而选择性地耦合在第四电源电压端和所述第二晶体管的所述控制端之间，或者耦合到所述第四电源电压端和用于接收所述第二转换速率控制信号的控制端之间； 第四可切换电阻，其响应于所述第四驱动控制信号而选择性地耦合在所述第二电流反射镜输入支路的所述输出端和所述第二晶体管的所述控制端之间，或者耦合到所述第二电流反射镜输入支路的所述输出端和用于接收所述第二转换速率控制信号的控制端之间；以及 第二电容，其具有耦合到所述第二晶体管的所述第一电流端的第一端、以及耦合到所述第二晶体管的所述控制端的第二端。
8.如权利要求7所述的输出缓冲器，其中，所述第三可切换电阻包括: 可变电阻，其具有耦合到所述第二晶体管的所述控制端的第一端、第二端、以及用于接收所述第二转换速率控制信号的控制端；以及 开关，其具有耦合到所述可变电阻的所述第二端的第一端、耦合到所述第四电源电压端的第二端、以及用于接收所述第三驱动控制信号的控制端。
9.如权利要求8所述的输出缓冲器，其中，所述第四可切换电阻包括: 可变电阻，其具有第一端、耦合到所述第二晶体管的所述控制端的第二端、以及用于接收所述第二转换速率控制信号的控制端；以及 开关，其具有耦合到所述第二电流反射镜输入支路的所述输出端的第一端、耦合到所述可变电阻的所述第一端的第二端、以及用于接收所述第四驱动控制信号的控制端。
10.如权利要求2所述的输出缓冲器，其中，所述输出级进一步包括: 第三晶体管，其具有耦合在所述第一晶体管的所述第二电流端和所述输出端之间的第一和第二电流端、以及用于接收第一偏置电压的控制端；以及 第四晶体管，其具有耦合在所述输出端和所述第二晶体管的所述第一电流端之间的第一和第二电流端、以及用于接收第二偏置电压的控制端。
11.一种输出缓冲器，包括: 解码器，其具有用于接收数据信号的第一输入、用于接收模式信号的第二输入、用于提供第一和第二驱动控制信号的第一输出、以及用于提供第三和第四驱动控制信号的第二输出，其中，当所述模式信号处于第一状态时，所述解码器响应于所述数据信号的相应第一和第二状态而提供所述第一和第三驱动控制信号中选定的信号，并且当所述模式信号处于第二状态时，所述解码器响应于所述数据信号的所述相应第一和第二状态而提供所述第二和第四驱动控制信号中选定的信号； 上拉驱动器，其具有耦合到所述解码器的所述第一输出的输入以及输出，该输出响应于所述第一驱动控制信号而以推挽模式提供上拉驱动信号，并且响应于所述第二驱动控制信号而以电流限制模式提供上拉驱动信号； 下拉驱动器，其具有耦合到所述解码器的所述第二输出的输入以及输出，该输出响应于所述第三驱动信号而以所述推挽模式提供下拉驱动信号，并且响应于所述第四驱动信号而以所述电流限制模式提供下拉驱动信号；以及 输出级，其响应于所述上拉和下拉驱动信号而在输出端上提供一电压。
12.如权利要求11所述的输出缓冲器，其中，所述解码器具有用于接收输出启动信号的第三输入，并且当所述输出启动信号无效时保持所述第一、第二、第三和第四驱动控制信号无效。
13.如权利要求11所述的输出缓冲器，其中，所述上拉驱动器进一步具有用于接收第一转换速率控制信号的第二输入，并且所述下拉驱动器进一步具有用于接收第二转换速率控制信号的第二输入。
14.如权利要求13所述的输出缓冲器，其中，所述上拉驱动器根据所述第一转换速率控制信号且不管所述模式信号的状态如何以基本相同的转换速率来改变所述输出端上的电压，并且所述下拉驱动器根据所述第二转换速率控制信号且不管所述模式信号的状态如何以基本相同的转换速率来改变所述输出端上的电压。
15.一种在输出端上提供输出信号的方法，包括: 激活上拉驱动信号，以使上拉晶体管响应于第一驱动控制信号按照推挽模式以第一转换速率控制信号所指示的第一转换速率来驱动所述输出信号； 激活所述上拉驱动信号，以使所述上拉晶体管响应于第二驱动控制信号按照电流限制模式基本上以所述第一转换速率来驱动所述输出信号； 激活下拉驱动信号，以使下拉晶体管响应于第三驱动控制信号按照所述推挽模式以第二转换速率控制信号所指示的第二转换速率来驱动所述输出信号； 激活所述下拉驱动信号，以使所述下拉晶体管响应于第四驱动控制信号按照所述电流限制模式基本上以所述第二转 换速率来驱动所述输出信号；以及 响应于所述上拉和下拉驱动信号，选择性地采用所述上拉和下拉晶体管来驱动在所述输出端上的输出信号。
16.如权利要求15所述的方法，其中，按照所述推挽模式激活所述上拉驱动信号的步骤进一步包括: 将一电容的第一端耦合到所述输出端； 切换位于所述电容的第二端和电源电压端之间的可变电阻；以及 响应于所述第一转换速率控制信号，设定所述可变电阻的阻值。
17.如权利要求15所述的方法，其中，按照所述电流限制模式激活所述上拉驱动信号的步骤进一步包括: 将一电容的第一端耦合到所述输出端； 切换位于一电流反射镜输入支路的输出和所述电容的第二端之间的可变电阻；以及 响应于所述第一转换速率控制信号，设定所述可变电阻的阻值。
18.如权利要求15所述的方法，其中，按照所述推挽模式激活所述下拉驱动信号的步骤进一步包括: 将一电容的第一端耦合到所述输出端； 切换位于所述电容的第二端和电源电压端之间的可变电阻； 响应于所述第二转换速率控制信号，设定所述可变电阻的阻值。
19.如权利要求15所述的方法，其中，按照所述电流限制模式激活所述下拉驱动信号的步骤进一步包括: 将一电容的第一端耦合到所述输出端； 切换位于一电流反射镜输入支路的输出和所述电容的第二端之间的可变电阻；以及 响应于所述第二转换速率控制信号，设定所述可变电阻的阻值。
20.如权利要求15所述的方法，包括: 响应于数据信号的第一状态和模式信号的第一状态，激活所述第一驱动控制信号； 响应于所述数据信号的所述第一状态和所述模式信号的第二状态，激活所述第二驱动控制信号； 响应于所述数据信号的第二状态和所述模式信号的所述第一状态，激活所述第三驱动控制信号；以及 响应于所述数据信号的所述第二状态和所述模式信号的所述第二状态，激活所述第四驱动控制信号。
全文摘要
一种灵活的低功率转换速率控制输出缓冲器，包括上拉驱动器、下拉驱动器和输出级。该上拉驱动器具有驱动控制输入和输出，该输出响应于在该驱动控制输入上接收第一驱动控制信号而以推挽模式提供上拉驱动信号，并且响应于在该驱动控制输入上接收第二驱动控制信号而以电流限制模式提供上拉驱动信号。该下拉驱动器具有驱动控制输入和输出，该输出响应于在该驱动控制输入上接收第三驱动控制信号而以推挽模式提供下拉驱动信号，并且响应于在该驱动控制输入上接收第四驱动控制信号而以电流限制模式提供下拉驱动信号。该输出级用于响应所述上拉和下拉驱动信号而在输出端上提供一电压。
文档编号H03K19/0185GK103152029SQ20121057006
公开日2013年6月12日 申请日期2012年11月2日 优先权日2011年11月4日
发明者T·T·吕格尔 申请人:硅实验室股份有限公司