专利名称：一种电离层测高仪脉冲压缩编码解码装置的制作方法
技术领域：
本实用新型涉及一种用于对脉冲射频信号进行编码调制与解码的装置，尤其是一种电离层测高仪脉冲压缩编码解码装置。
背景技术：
电离层测高仪作为地面垂直观测电离层的主要常规设备，便于建成多点探测网络获得全球范围的电离层综合信息，可长时间跟踪电离层变化。一直为电离层的观察，研究提供重要的测量数据。电离层垂直探测仪的基本原理就是对电离层发射不同频率(I 30MHz)的高频探 测信号，基于电离层对无线电波的垂直反射现象，在地面接收因反射而返回的回波信号，对回波信号进行分析和计算从而获得电离层的特征参数。根据电离层垂直探测的原理，实现电波调制、编码、发射、接收和分析计算整套功能的仪器被称为电离层测高仪，由于现代电离层测高仪采用了大量数字电路和数字信号处理技术，又经常被称为电离层数字测高仪。为了提高接收回波的强度和信噪比，早期的测高仪采用了千瓦级的脉冲峰值功率发射高频脉冲，现有的电离层测高仪通过使用脉冲雷达中的脉冲压缩技术，通过宽脉冲的压缩来提高窄脉冲的峰值功率，从而将现有的脉冲峰值功率降低到百瓦级别，降低了测高仪系统功率发射机的功率设计，也降低了测高仪工作时对短波段广播的干扰。现有的电离层测高仪系统中已使用了巴克码(一维单序列)来对高频脉冲进行编码发射和解码压缩。编码方法是将不同载波频率的宽脉冲信号按巴克码进行二元相位调制，然后将调制后的射频脉冲发射到电离层，对接收到的回波通过与本振混频并正交解调后得到幅度随相位变化的基带信号，使用模数转换将基带信号变换为数字信号，将该数字信号与巴克码(与编码所用巴克码相同)进行互相关运算，获得解码后，即压缩后的窄脉冲信号，若使用最长的13位巴克码，压缩后的窄脉冲时间宽度为宽脉冲的1/13，窄脉冲峰幅度提高13倍，信噪比可提高约3. 6倍，同时解决了测量距离与距离分辨力之间的矛盾。但现有技术仍然存在以下缺陷I)选用一维单序列进行二元编解码，只有巴克码能得到相关解调后最好的主峰旁瓣比，目前已知最长的巴克码只有13位，要想使用更长的码来获得更大的时宽带宽积无法实现。2)只要采用一维单序列编解码，相关解调后的旁瓣就不可能为零，回波经相关解码后除了在真实高度处得到正确的主峰回波信号外，还会在一些其它高度得到因旁瓣而引起的假回波信号。3)相关解码能够抑制高频噪声，但若回波基带信号中存在低频、直流缓变干扰信号或者系统存在直流误差信号，均可以引起回波基带信号中基线不为零，以及基线漂移现象。而一维单序列相关解码会增强这种基线的偏移量，从而导致真实回波信号淹没在基线之下，无法识别。4)现有的电离层测高仪也通过重复发射接收一维单序列编码脉冲，并叠加解码后回波来提高信噪比，但仍不能从根本上解决以上问题。5)也有采用二维序列实现编码解码，但只使用了软件方法来处理脉冲的编码解码过程，采用软件处理脉冲编解码将导致处理速度慢，实时性差，测量周期加长，系统脉冲重复频率难以提高，难以满足电离层快速探测的需要。
实用新型内容本实用新型的目的是提供一种电离层测高仪脉冲压缩编码解码装置，使用全数字编解码硬件电路，保证了编解码电路工作的稳定性与可靠性，也使得整机系统更为简化与小型化。本实用新型为解决上述技术问题所采取的技术方案为一种电离层测高仪脉冲压缩编码解码装置，其特征在于它包括直接数字频率合成器、数字相关器、程控通道开关、信号存储器、加法器和数字控制器；直接数字频率合成器用于输出被二元相位调制后的高频脉冲信号，通过数据总线和控制总线与数字控制器连接并受数字控制器控制；数字相关器接收经正交解调后的两路编码基带信号，提取两路编码基带信号中的有效回波信号，利用FIFO方式的数据缓冲区缓冲回波信号，将回波信号与本地解码模板进行相关运算，输出解码后的回波信号，数字相关器与数字控制器连接由数字控制器提供本地解码模板；程控通道开关的输入端连接数字相关器，接收数字相关器输出的经解码后的回波信号并传递给信号存储器，程控通道开关与数字控制器连接由数字控制器控制；信号存储器用于存放经解码后的回波信号，信号存储器与数字控制器连接由数字控制器控制其读写时序；数字加法器的输入端与信号存储器的输出端连接，用于将存放在信号存储器中的回波信号读出，并进行叠加，得到无旁瓣和基线影响的尖脉冲信号，并将该信号作为电离层回波信号传递给后续信号处理设备进行分析；数字加法器与数字控制器连接由数字控制器控制其工作时序。按上述方案，所述的直接数字频率合成器为DDS集成电路或具有DDS功能的可编程逻辑电路。按上述方案，所述的信号存储器为4个。本实用新型的工作原理为基于互补序列或互补序列偶的二元编码原理，并将其扩充为正负两组编码，引入四维序列编码，利用四维序列进行编码与解码。四维序列具有互补序列或互补序列偶的最佳压缩效果，其自相关叠加后的旁瓣可以降低到零，理论上可以达到最佳主峰旁瓣比；四维序列由于同时包含互补序列或互补序列偶的原码及其反码，其相关叠加后可以抵消直流误差，即防止回波中的直流低频成分影响回波识别，也使得硬件电路引起的直流偏移误差不会对测量结果产生不利影响。解决了基线不为零与基线缓慢漂移的问题。本实用新型使用的四维序列，能够从已知的大量互补序列和互补序列偶中扩展得至IJ，能够充分利用现有的丰富的互补序列和互补序列偶，通过选择不同长度和不同码型的序列，可以更自由地选择编码长度和脉冲频谱特性，从而满足在实际探测时，不同探测要求对脉冲长度和脉冲频谱特性的要求；四维序列叠加后，等效为一维序列增长了码长，可以获得更多的回波能量，从而进一步提高信噪比，也为进一步降低发射功率留出了余地。本实用新型装置使用数字逻辑电路连接并控制直接数字频率合成器件实现射频脉冲的编码与调制；使用数字逻辑电路实现数字相关器，完成四维序列中单码的相关运算，实现基带信号解码，并根据发射编码从四维序列中依次选择单码参与相关运算，数字相关器连接程控通道开关，通过程控通道开关将解码后四种信号分别传递到数字存储器的四个部分；程控通道实现四种解码信号四条通道的四选一功能，依次将四种回波信号分别存放到数字存储器的四个部分；数字存储器实现对历史回波数据的存储，根据四维序列的要求，被分为四部分，每一部分单独存放一种编码的回波；数字存储器连接加法器，利用加法器叠加当前回波和前三次历史回波，通过叠加完成四维序列的解码，输出理想的压缩窄脉冲信号。 本实用新型的有益效果为I、本实用新型装置是基于高速大规模数字逻辑电路和DDS (Direct DigitalSynthesizer)技术一整套数字逻辑系统，实现了电离层测高仪中基于四维序列的射频脉冲编码调制和解码功能。整个脉冲编码调制和解码过程全数字逻辑电路硬件实现，即能够保证时序控制的精确，提闻运算速度，又能够简化系统结构，降低成本，减小体积，提闻稳定性，满足某些特殊应用对体积，质量，功耗的要求。2、整个工作过程无需软件参与，解决了软件算法参与编码调制和解码而导致的探测延时，保证了脉冲解码装置的实时性，能够满足现代测高仪快速加密探测的需求。
以下结合附图
和实例对本实用新型进一步说明。图I是本实用新型的编解码结构图。图2是本实用新型一实施例的直接数字频率合成器管脚图。图3是数字相关器的原理框图。图4是程控通道开关、信号存储器、数字加法器的电路图。图5是利用本装置使用10位互补序列及其反码为实例得到的解码压缩仿真效果图。图中，I.直接数字频率合成器，2.数字相关器，3.程控通道开关，4.信号存储器，
5.加法器，6.数字控制器。
具体实施方式
图I是本实用新型的编码解码结构图，包括直接数字频率合成器I、数字相关器2、程控通道开关3、信号存储器4、加法器5和数字控制器6。直接数字频率合成器I用于输出被二元相位调制后的高频脉冲信号，通过数据总线和控制总线与数字控制器连接并受数字控制器控制。直接数字频率合成器I用于输出被二元相位(0度，180度)调制后的高频脉冲信号，直接数字频率合成器既控制高频脉冲的载波频率，也实现高频脉冲的相位调制。直接数字频率合成器I通过数据总线和控制总线连接数字控制器6，数字控制器6输出频率控制字、相位控制字和幅度控制字，实现1-30MHZ载波的高频脉冲的频率设定，相位编码调制和脉冲幅度调制，保证了输出高频脉冲编码调相和频率设定的灵活性。直接数字频率合成器I输出的信号，通过高频功率放大电路输出到发射天线。直接数字频率合成器可以是专用的DDS集成电路，也可以是使用大规模可编程逻辑器件实现的具有DDS功能的电路，专用的DDS集成电路可以是内部集成模数转换的，也可以是数字信号输出，外接模数转换芯片，专用的DDS集成电路可以支持幅度调制(这里采用开关调制，脉冲工作时为满幅，不工作时为零)，也可以不支持幅度调制，使用外接的高频电子开关的开关状态实现开关幅度调制。图2是直接数字频率合成器I的一个实例，该实例采用了 Analog Devices公司生产的集成电路AD9959完成载波产生，180度移相调制，和脉冲幅度与脉冲持续时长控制。图2中AD9959的控制信号分别为第3脚，第46脚，第47脚，第48脚，第50脚，第54脚，这些引脚全部连接到数字控制器6上，由数字控制器6实现对脉冲载波频率，相位编码调制，脉冲持续时长的控制。调制后的射频脉冲信号从第30脚输出。由于DDS作为通用器件被众 多公司生产，存在多种型号，这里也可以使用其它型号或者其它公司生产的DDS集成电路实现AD9959所完成的功能。数字相关器2接收经正交解调后的两路编码基带信号，提取两路编码基带信号中的有效回波信号，利用FIFO方式的数据缓冲区缓冲回波信号，将回波信号与本地解码模板进行相关运算，输出解码后的回波信号，数字相关器2与数字控制器6连接由数字控制器6提供本地解码模板。数字相关器2用于接收经正交解调后的两路编码基带信号，解调后的基带信号与载波频率无关，其中的有效回波信号幅度随相位编码变化而变化，进入数字相关器2之前的信号已经经过模数转换为数字信号，数字信号的采样率为IMHz-IOOkHz，数字相关器2的功能是利用FIFO方式的数据缓冲区缓冲回波信号，将回波信号与本地解码模板(从四维序列中依次选择使用)进行互相关运算，实现解码与匹配滤波，达到时间压缩和信噪比提升，相关的数学公式描述如下。设本地解码序列为S (0)，S (I)， ，S (N-I)，码长为N位。为了便于处理，编码的码元宽度Tc必须是模数转换时的采样周期的整数倍，如4倍，8倍，16倍等等。这里设为M倍，这将导致N位的码元实际被采样后扩展为M *N位，即序列中的每个码元从I个增加为M个，因此实际用于解码的本地解码序列长度也增加为M N位,本地序列变为S (0)，S (0)， ，S (0)，S (I)，S (I)， ，S (I)， ，S (N-I)，S (N-I)，…，S (N-I)。发射一次脉冲，根据高度窗口确定接收信号的时间长度，得到的回波信号为E(O)，E(I),...，E(X)，设回波信号的总个数为X个。相关运算的计算公式如下
M*N—\Y (J) = ^yE(j -i)x S (M N-I-i)
hj =M N-I,M ..,X-IE为回波数字信号，S为本地序列，Y为相关后的输出数字信号。j从(M N-1)开始计数，输出信号Y相对于输入信号E，Y前面的(MN-I)个点被丢弃。数字相关器2与数字控制器6连接，受数字控制器6控制。数字相关器2接收使用的相关序列S，由数字控制器6提供，必须与发射用的序列相同，并从四维序列中依次使用4个单码。以保证连续两个序列构成互补序列或者构成互补序列偶，连续四个序列构成互反互补序列或者互反互补序列偶。这里需特别说明的是如果接收机系统使用正交解调技术，连接一根接收天线的数字相关器2将接收I，Q两路信号，而且每增加一路天线既多接收两路信号，若使用多路天线，则需要多个具有相同功能的数字相关器。多个数字相关器并行工作，同时处理多路回波信号。图3是用于实现数字相关器2的电路结构图，数字相关器2连接数字控制器6，由数字控制器6控制其按预定时序工作。数字相关器2连接程控通道开关3，将利用单序列相
关运算后的信号通过程控通道开关3输出到信号存储器4中。数字相关器2的内部电路结构如图3所示，数字基带信号进入数字相关器2后，首先写入双端口数据存储器，写入地址由地址单元产生，地址每次加1，溢出后回到0，地址自增速率与数字基带信号转换速率相等并同步；相关运算由读出地址产生单元、编码序列存储器和数据运算中心共同完成，读出地址产生单元产生地址从双端口存储器的当前位置读取当前回波数据，然后触发时序，依次读取前个历史数据，并实时依次读取编码序列存储器，获得已知四维序列模块，按位读出。由于使用的序列采用了二元编码，读出序列模板的数据只有两种情况+1，_1，若为+1则对应的回波数据加入数据运算单元，若为-I则将对应的回波数据减入数据运算单元，叠加后的输出即为相关输出。然后再将读出地址加1，以处理下一个数据，地址溢出后回到O。双端口数据存储器的使用满足了写入数据与读出数据的异步，实际工作时，每进行一次数据写入操作，要进行M N次的数据读出操作，所以数据读出时钟要大于数据写入时钟约皿 N倍。程控通道开关3的输入端连接数字相关器，接收数字相关器2输出的经解码后的回波信号并传递给信号存储器4，程控通道开关3与数字控制器6连接由数字控制器控制；数字控制器6根据从四维序列中选择的不同单码将数字相关器2的输出连接到信号存储器4的不同部分，从而实现四维序列中不同单码回波存储到信号存储器4的不同地址空间。信号存储器4用于存放经解码后的回波信号，信号存储器4与数字控制器6连接由数字控制器控制其读写时序。由于使用了四维序列，存储器分为4部分，分别存放使用四维序列不同单码进行解码后的回波信号，因此信号存储器4被分为4部分分别存放不同编码的回波信号，且只能存放4次脉冲回波数据，超过4次的脉冲回波，将按先入先出的原则覆盖原来存入的回波信号。若使用的序列超过4个，则存储器也要按照序列的个数分为多个部分，保证存储器存放的回波信号次数与序列个数相等。信号存储器4的4个部分连接程控通道开关3的4路输出，信号存储器4的4个输出连接到数字加法器5。数字加法器的输入端与信号存储器的输出端连接，用于将存放在信号存储器中的回波信号读出，并进行叠加，得到无旁瓣和基线影响的尖脉冲信号，并将该信号作为电离层回波信号传递给后续信号处理设备进行分析；数字加法器与数字控制器连接由数字控制器控制其工作时序，以保证直接数字频率合成器I、数字相关运算器2、程控通道开关3、信号存储器4、数字加法器5整个系统能够同步工作。图4是程控通道开关3、信号存储器4、数字加法器5的实现电路图。图4中的输入信号为数据总线DBUSIN，地址总线ABUS，编码选择线S1、S0，选通信号STB，输出信号为数据总线DBUS0UT，选通信号STB。图4中数据输入总线连接数字相关器2，接收经相关运算解码后的回波信号，地址输入总线连接数字控制器6，利用数字控制器6内部的地址计数器，从0地址开始，依次加1，根据回波采样的点数存放回波信号到存储器中，即对每个脉冲回波的第一个采样信号存入O地址单元，第二个采样信号存入I地址单元。当一次采样结束后，地址计数器被清零，下次采样仍从O地址单元开始存放。多维序列选择线SI、SO用于区分当前使用的是哪个编码，若我们将四维序列中的4个不同的编码定义为A码、B码、C码、D码，数字存储器的4个部分称为A存储器、B存储器，C存储器，D存储器，则当SI、SO = 00时，使用A码工作，当SI、SO = 01时，使用B码工作，当SI、SO = 10时，使用C码工作，当SI、SO = 11时，使用D码工作。当使用A码工作时，2/4译码器输出信号将三态门a打开，A存储器的数据总线连接到输入信号的数据总线上，同时2/4译码器输出信号将选通信号接入到A存储器的写WR信号，将输入数字信号存入A存储器中，同时当前数据也输入到加法器中参加叠加运算。2/4译码器的其它输出信号无效，三态门b、c、d未打开，选通信号接入到存储器B、C、D的读RD信号，存储器B、C、D数据总线出现的是以前存放在存储器中的数据，同时这些数据接入加法器，实现4次回波信号的叠加。存储器A、B、C、D共用地址总线，每次均对同一个地址单元进行叠加，保证叠加的回波都是从同一高度上返回的回波信号。当使用其它码工作时，工作原理类似，始终保证只存储当前的回波信号到当前存储器，同时读 取其它存储器，实现4路信号叠加。使用该电路，相关和叠加运算全部用硬件实现，数据的实时获取能够保证，但当存储器未填充满时，前3次脉冲发射的回波信号不可用，实际工作时需将前3次脉冲的回波信号丢弃，从第4次以后的回波才能被视为正常回波信号。加法器输出端连接一个总线锁存器，利用延时后的选通信号将叠加运算的结果存入锁存器，用于输出到后续处理装置。图3和图4中的电路，除了信号存储器(A存储器，B存储器，C存储器，D存储器)，即数字相关器2，程控通道开关3，数字加法器5和数字控制6，全部使用FPGA集成电路实现，该实例将其实现在一片FPGA集成电路中，FPGA集成电路选用了 ALTERA公司的EP4CE115。其数字相关器2，程控通道开关3，数字加法器5和数字控制6之间的连接关系也实现为EP4CE115集成电路的内部连接。本实例选用了 CYPRESS公司的静态随机存储器CY7C1059DV33充当信号存储器4，使用了 4片CY7C1059DV33分别充当存储器A，B，C和D0 FPGA集成电路EP4CE115的可配置引脚将输出的地址总线连接到CY7C1059DV33的地址线，且4片CY7C1059DV33共用地址总线；EP4CE115的可配置引脚将输出的数据总线连接到CY7C1059DV33的数据总线，且4片CY7C1059DV33共用数据总线。图4中的8根读写控制信号线由EP4CE115的可配置引脚输出，分别连接到四个信号存储器A，B，C，D的读写控制引脚。本实用新型也可以选用其它型号或者其它公司的FPGA集成电路代替EP4CE115，由FPGA完成的功能电路也可以使用小规模数字分立器件实现，也可以使用其它大规模可编程逻辑器件实现，也可以定制专用数字器件实现。信号存储器4也可以选择其他型号或者其它公司具有类似功能的存储器集成电路。图5是以一组10位互补序列及其反码序列构成的4维序列为例，进行相关和叠加运算后得到压缩脉冲信号效果仿真图。图5中横坐标表示采样时刻，单位为模数转换的采样周期(秒)。纵坐标为采样幅值，单位是数字信号I对应电压(伏特)，这里仿真的输入信号幅度为1，仿真时信号采样周期是码元周期的1/8，并且4路信号中均加入了幅值为I的直流偏置，用于模拟偏置不为零的基线情况。其中A 码为1，-1，-I，I，_1 1 -I, -I, -I, I ；[0054]其中B 码为；其中C 码为-1，I，I，_1，I，_1，I，I，I，-I ；其中D 码为-1, 1，1，1，1，1，1，-I, -I, I ；图5中LI是对A码信号自相关运算得到的波形，L2是对B码信号自相关运算得到的波形，L3是对C码信号自相关运算得到的波形，L4是对D码信号自相关运算得到的波形。L5是将LI，L2，L3，L4叠加后得到的波形。从图5中可以看出四维序列经相关并叠加后，能够得到最佳的压缩效果，无旁瓣，尖锐的主峰。幅度为I的直流彳目号对单码相关后的基线广生偏移，但置加后的L5基线闻度为零，直流偏置对解码后的信号没有影响。经叠加压缩后的峰值高度是单一序列的4倍，提 高了有效回波的能量。在采样周期是码元宽度1/8的条件下，幅度为I的有效回波能得到幅度为320的峰值，而对白噪声叠加的倍数只有倍，因此能使信噪比提高25dB。
权利要求1.一种电离层测高仪脉冲压缩编码解码装置，其特征在于它包括直接数字频率合成器、数字相关器、程控通道开关、信号存储器、加法器和数字控制器； 直接数字频率合成器用于输出被二元相位调制后的高频脉冲信号，通过数据总线和控制总线与数字控制器连接并受数字控制器控制； 数字相关器接收经正交解调后的两路编码基带信号，提取两路编码基带信号中的有效回波信号，利用FIFO方式的数据缓冲区缓冲回波信号，将回波信号与本地解码模板进行相关运算，输出解码后的回波信号，数字相关器与数字控制器连接由数字控制器提供本地解码模板； 程控通道开关的输入端连接数字相关器，接收数字相关器输出的经解码后的回波信号并传递给信号存储器，程控通道开关与数字控制器连接由数字控制器控制； 信号存储器用于存放经解码后的回波信号，信号存储器与数字控制器连接由数字控制器控制其读写时序； 数字加法器的输入端与信号存储器的输出端连接，用于将存放在信号存储器中的回波信号读出，并进行叠加，得到无旁瓣和基线影响的尖脉冲信号，并将该信号作为电离层回波信号传递给后续信号处理设备进行分析；数字加法器与数字控制器连接由数字控制器控制其工作时序。
2.根据权利要求I所述的电离层测高仪脉冲压缩编码解码装置，其特征在于所述的直接数字频率合成器为DDS集成电路或具有DDS功能的可编程逻辑电路。
3.根据权利要求I所述的电离层测高仪脉冲压缩编码解码装置，其特征在于所述的信号存储器为4个。
专利摘要本实用新型提供电离层测高仪脉冲压缩编码解码装置，包括直接数字频率合成器输出被二元相位调制后的高频脉冲信号；数字相关器接收正交解调后的编码基带信号，提取两路编码基带信号中的有效回波信号，利用FIFO方式的数据缓冲区缓冲回波信号，将回波信号与本地解码模板进行相关运算，输出解码后的回波信号；程控通道开关接收数字相关器输出的经解码后的回波信号并传递给信号存储器；信号存储器存放经解码后的回波信号；数字加法器将存放在信号存储器中的回波信号读出并叠加，得到尖脉冲信号作为电离层回波信号传递给后续设备。本实用新型基于高速大规模数字逻辑电路和DDS技术，实现电离层测高仪中基于四维序列的射频脉冲编码调制和解码。
文档编号H03M7/38GK202494778SQ20122010328
公开日2012年10月17日 申请日期2012年3月19日 优先权日2012年3月19日
发明者孙奉娄, 宁百齐, 朱正平, 胡连欢, 蓝加平, 陈锟 申请人:中南民族大学