在无频率过冲的情况下使从振荡器注入锁定到主振荡器的制造方法
【专利摘要】一种注入锁定振荡器电路包括主振荡器、从振荡器和注入锁定控制电路。从振荡器与主振荡器去耦合（例如，由于解锁状况）。当从振荡器自由运行时，对其振荡频率进行调整（例如，根据电源电压）。在某一时间量之后，从振荡器被重新锁定到主振荡器（例如，由于解锁状况不再存在）。使从振荡频率稍低于主振荡频率。然后，仅在检测到主振荡器输出信号和从振荡器输出信号之间的反相状况时才使从振荡器重新耦合到主振荡器。通过仅在反相状况期间使从振荡器重新耦合到主振荡器，避免了否则如果在同相状况期间进行重新耦合则会发生的从振荡频率中的频率过冲。
【专利说明】在无频率过冲的情况下使从振荡器注入锁定到主振荡器
【技术领域】
[0001 ] 本发明涉及注入锁定振荡器(ILO)。
【背景技术】
[0002]被称为注入锁定振荡器(ILO)的振荡器类型涉及通常被称为主振荡器的第一振荡器和通常被称为从振荡器的第二振荡器。按照从振荡器的振荡频率是主振荡器的振荡频率的期望整数倍数或者几分之一的方式来使来自主振荡器的能量耦合到从振荡器。ILO具有多种用途，包括时钟信号生成和时钟分配方面的用途。在一些示例中，主振荡器是压控振荡器(VC0)，该压控振荡器作为锁相环(PLL)的一部分。从振荡器被注入锁定到主振荡器，并且向其它电路供应具有期望频率的时钟信号。
【发明内容】
[0003]注入锁定振荡器电路包括主振荡器、从振荡器和注入锁定控制电路。首先，操作主振荡器和从振荡器以使得从振荡器被注入锁定到主振荡器。使用从振荡器来向诸如处理器电路的另一电路提供时钟，其中所述处理器电路由电源电压进行供电。然后，使从振荡器与主振荡器去耦合。在一个示例中，作为解锁状况检测器电路检测到解锁状况的结果，使从振荡器与主振荡器去耦合。所述解锁状况可以是处理器电路的电源电压下降低于正常电源电压范围的状况。正常电源电压范围也被称为电源电压的容忍电压范围。
[0004]在去耦合之后，当从振荡器自由运行时，对从振荡器的振荡频率进行调整。在一个示例中，对从振荡器的自由运行振荡频率进行调整，以使得其与供应到处理器电路的电源电压成比例地变化。如果电源电压减小，则降低从振荡器的自由运行振荡频率。如果电源电压增加，则增加从振荡器的自由运行振荡频率。在自由运行操作的某一时间量之后，使从振荡器重新锁定到主振荡器。在一个示例中，一旦解锁状况检测器电路不再检测到解锁状况，就使从振荡器被重新锁定到主振荡器。将从振荡器的振荡频率调整到并且留在稍微低于但是非常接近主振荡器的振荡频率的频率。然后，仅在检测到主振荡器输出信号和从振荡器输出信号之间的反相状况时，才使从振荡器重新耦合到主振荡器。通过仅在反相状况期间才使从振荡器重新耦合到主振荡器，避免了否则可能会在重新锁定处理期间发生的从振荡频率中的频率过冲。
[0005]前述内容是概括性的，并且因而包含必要的细节的简化、概括和省略；因此，本领域的普通技术人员应当理解，该
【发明内容】
部分仅仅是说明性的，其并不意在以任何方式进行限制。如由权利要求书唯一规定的，本文描述的设备和/或处理的其它方面、创造性特征和优点在本文描述的非限制性的【具体实施方式】中将变得显而易见。
【专利附图】
【附图说明】
[0006]图1是根据一个新颖方面的注入锁定振荡器(ILO)系统的图。
[0007]图2是图1的ILO系统的具体示例的电路图。[0008]图3是图2的ILO系统的反相状况检测器电路的一个具体示例的电路图。
[0009]图4是说明图3的反相状况检测器电路在反相状况下的操作的波形图。
[0010]图5是说明图3的反相状况检测器电路在同相状况下的操作的波形图。
[0011]图6是说明图3的反相状况检测器电路在其中从振荡器输出信号在整个检测窗期间为数字逻辑高的状况下的操作的波形图。
[0012]图7是说明图3的反相状况检测器电路在其中从振荡器输出信号在整个检测窗期间为数字逻辑低的状况下的操作的波形图。
[0013]图8是说明图2的ILO系统的操作的波形图，其中，从振荡器与主振荡器去耦合并且解锁，然后根据电源电压来调整从振荡器的振荡频率，并且然后在反相状况期间使从振荡器重新耦合到主振荡器，以使得在重新锁定处理期间从振荡器的振荡频率中不存在频率过冲。
[0014]图9是说明如果从振荡器在同相状况期间被重新耦合到主振荡器时从振荡器输出信号的振荡频率如何过冲，以及如果从振荡器在反相状况期间被重新耦合到主振荡器时从振荡器输出信号的振荡频率如何不过冲的波形图。
[0015]图10是根据一个新颖方面的一种方法的流程图。
【具体实施方式】
[0016]图1是注入锁定振荡器(ILO)系统I的图。系统I包括主振荡器2、从振荡器3、注入锁定控制电路4和解锁状况检测器电路5。主振荡器2、从振荡器3和注入锁定控制电路4 一起形成注入锁定振荡器(IL0)。主振荡器2输出主振荡器输出信号6。从振荡器3输出从振荡器输出信号7。注入锁定控制电路4包括开关8和反相状况检测器电路9。在锁定状况下，开关8处于闭合状态，以使得从振荡器3耦合到并且注入锁定到主振荡器2。只要解锁状况检测器电路5没有检测到解锁状况，系统I就以从振荡器3被注入锁定到主振荡器2的方式进行操作。
[0017]如果解锁状况检测器电路5检测到解锁状况，则解锁状况检测器电路5就使锁定信号10失效。注入锁定控制电路4接收失效的锁定信号10，并且作为响应，使开关8进入打开状态。注入锁定控制电路4通过将合适的控制信号输出到输出引线和节点14上来对开关8进行控制。使开关8进入打开状态使从振荡器3与主振荡器2去耦合。在一个示例中，与主振荡器输出信号6的振荡频率相比，从振荡器3的自由振荡频率具有较低的频率。因此，在去耦合时，从振荡器输出信号的频率降低，并且稳定在其较低的自由振荡频率处。在解锁状况持续的同时，这一状况也持续。
[0018]一旦解锁状况不再存在，解锁状况检测器电路5就使锁定信号10生效。输入引线和节点11上的锁定信号10的生效是提示注入锁定控制电路4当在从振荡器输出信号7和主振荡器输出信号6之间存在反相状况时将从振荡器3重新耦合到主振荡器2。反相状况检测器电路9在输入引线和端点12上接收从振荡器输出信号7。反相状况检测器电路9在输入引线和端点13上接收主振荡器输出信号6。反相状况检测器电路9对从振荡器输出信号和主振荡器输出信号进行比较，以便查看反相状况。在一个示例中，反相状况是其中从振荡器输出信号的边沿在主振荡器输出信号的边沿的预定时间窗内发生但是从振荡器输出信号的边沿和主振荡器输出信号的边沿具有相反类型(即，一个是上升沿，而另一个是下降沿)的状况。例如，在主振荡器输出信号的上升沿的预定时间内，存在从振荡器输出信号的下降沿。在检测到反相状况时，反相状况检测器电路9控制开关8，以便从其打开状态切换到其闭合状态，从而使从振荡器3重新耦合到主振荡器2。通过使从振荡器重新耦合到主振荡器，从振荡器再次变为被注入锁定到主振荡器。
[0019]如果在同相状况下使从振荡器3重新耦合到主振荡器2，则可能发生从振荡器输出信号中的频率过冲。频率过冲是其中从振荡器输出信号在其振荡频率中表现出瞬时扰动的状况，在发生重新耦合之后，在某个较短的时间量内，该瞬时扰动高于主振荡器的振荡频率。然而，在系统I中，注入锁定控制电路4进行等待以便使从振荡器3重新耦合到主振荡器2，直到在从振荡器输出信号7和主振荡器输出信号6之间存在反相状况为止。因此，避免了由于在同相状况下对振荡器进行重新耦合而造成的频率过冲。在使从振荡器3重新耦合到主振荡器2时，从振荡器的振荡频率可能具有突然的频率下冲，其后从振荡器的振荡频率将以一阶方式稳定到其最终锁定的频率(与单极RC滤波器的阶梯响应类似)。因而，重新锁定处理在没有从振荡器输出信号的任何频率过冲的情况下发生。
[0020]应当认识到，存在将通过时钟信号提供时钟的电路，其中，在一些情形下，时钟信号的频率被有利地降低，但是时钟信号的频率不应当超出特定的最大频率。方框15代表一种这样的电路。这样的电路的一个示例是通过从振荡器输出信号提供时钟的处理器电路。处理器电路或者通过从振荡器输出信号直接提供时钟，或者通过根据该从振荡器输出信号推导的信号来提供时钟。该处理器电路由电源电压进行供电。电源电压具有期望的指定容许范围，例如以1.0伏的最大值到0.975伏的最小值为例。这一容许范围有时可以使用诸如正常电源电压操作范围的其它术语来指代。如果电源电压处于这一指定容许范围内，则处理器电路将通过从振荡器输出信号在其最大速率处提供时钟。供应到处理器电路的时钟信号的频率不应该超出这一最大时钟速率，或者可能发生故障。然而，如果电源电压降低，以使得该电源电压下降低于其容许范围(例如，下降低于0.975伏)，则按照这一高速率为处理器电路提供时钟可能会造成故障。随着电源电压下降低于容许范围，处理器电路在没有误差的情况下能够进行操作的最大时钟速率随着降低的电源电压一起降低。例如，由于电源电压存在于处理器电路的电源电压输入引线上，因此该电源电压会由于由处理器电路执行的突发的大量计算而下降。该突发的大量计算使处理器电路从电源电压的源汲取猛增的电流，并且经过所述源的有限阻抗汲取猛增的电流会导致处理器电路处电源电压的下降。
[0021]因此，在一个示例中，由解锁状况检测器电路5检测到的解锁状况是其中电源电压下降低于容许范围的状况。解锁状况检测器电路5检测到这一状况，并且作为响应，使锁定信号10失效，这顺次使注入锁定控制电路4使从振荡器3与主振荡器2去耦合，这顺次导致从振荡器输出信号7的频率降低到其较低的自由运行频率，这顺次导致供应到处理器电路的时钟信号的频率降低。当到处理器的电源电压稍后增加并且返回到其容许范围时，解锁状况检测器电路5检测到这一状况并且使锁定信号10生效。对锁定信号10生效做出响应，反相状况检测器电路9进行等待，直到反相状况为止，并且仅在此时才使从振荡器重新耦合到主振荡器。通过在反相状况下使从振荡器3重新耦合到主振荡器2，防止了从振荡器频率的频率过冲。因此，供应到处理器电路的时钟信号的频率不会过冲超过其最大允许的时钟速率。当处理器电路在其容许范围内被从电源电压进行供电时，供应到该处理器电路的时钟信号的频率平稳地返回到适合于该处理器电路的操作的最高时钟速率。[0022]图2是图1的系统I的具体示例的图。ILO系统100包括锁相环(PLL)IOl。PLLlOl包括相位频率检测器(PFD) 102、电荷泵(CP) 103、环路滤波器104、运算放大器105、P沟道场效应晶体管106和107、副本负载电路108、主振荡器109和反馈分频器110。
[0023]增加运算放大器105的反相输入引线112上的控制电压VCTRLl 11导致供应到主振荡器109的控制电流ICTRLM113的相对应的增加。增加到主振荡器的电源电流ICTRLM使主振荡器输出信号(MOOS)114的振荡频率增加。类似地，降低控制电压VCTRLl 11导致控制电流ICTRLM113的降低以及主振荡器输出信号(MOOS) 114的振荡频率的相关联的降低。因此，运算放大器105、晶体管106和107、副本负载108和主振荡器109 —起形成压控振荡器(VC0)。
[0024]基准信号FREFl 15是到PLLlOl的输入信号。PFD102对该基准信号FREFl 15的相位与反馈信号FDIVl 16的相位进行比较，并且取决于FDIV的相位领先或者滞后FREF的相位而输出UP脉冲或者DN脉冲。电荷泵103将这些脉冲转换为控制电流信号ICPl 17。控制信号ICP117由环路滤波器104进行滤波，并且被转换为控制电压信号VCTRL111。有时将VCTRL信号111称为微调信号并且将其指代为VTUNE。随着PLL进行操作，对控制电压信号VCTRL的电压进行调整，以便调整主振荡器输出信号114的相位，以使得如由PFD102接收到的信号FDIVl 16的相位与如由PFD102接收到的基准信号FREFl 15的相位相匹配并且锁定到该相位。
[0025]在所说明的示例中的主振荡器109是由逆变器的环构成的环形振荡器。主振荡器109经由电源电流输入引线118接收控制电流ICTRLl 13。振荡器109的图是一种简化的图。可以将控制电流ICTRL113供应到主振荡器的仅仅一部分，而不是供应到所说明的环中的所有逆变器。主振荡器输出信号M00S114具有与供应到该振荡器的电源电流ICTRLM113的幅度相当地成正比的振荡频率。
[0026]副本负载108具有基本上复制主振荡器109的电流-电压特性(I_V特性)的1-V特性。在一个示例中，副本负载108涉及二极管连接的P沟道晶体管，如图所示，该二极管连接的P沟道晶体管与二极管连接的N沟道晶体管并联连接。设计这两个晶体管的尺寸，以使得经过这些并联连接的晶体管的1-V特性近似于主振荡器109的1-V特性。在另一示例中，副本负载108实际上是被复制的主振荡器的缩放版本。可选地，可以使用用于获得适当的副本负载的其它方式来实现副本负载108。不是将运算放大器105的反相输入引线119耦接到主振荡器自身的电流控制输入引线118，而是提供副本负载108并且将反相输入引线119耦合到副本负载的相对应的电流输入引线120。对于给定的1-V情形，副本负载电源电流ICTRLR121与供应到主振荡器的电源电流ICRTLM113成比例但是基本上更小。因此，与经过其供应ICTRLM电流的P沟道晶体管107相比较，将经过其供应ICTRLR电流的P沟道晶体管106制造得更小。使用于运算放大器的电源调节控制的晶体管较小允许降低控制环的寄生现象并且改善控制环性能。
[0027]除了 PLLlOl之外，ILO系统100还包括从振荡器122、注入锁定控制电路123、解锁状况检测器电路124(在这一情况下，是电源传感器)、多个电流源P沟道晶体管125-132、旁路电容器133、处理器电路134和电源电压的源135。晶体管125-128形成用于从振荡器122的电流源电路136。晶体管127、128、130、107和106的栅极经由导线137耦合在一起，并且耦合到运算放大器105的输出引线138。因此，导线137上电压的增加用于增加所有电流ICTRLR121、ICTRLMl 13, IINJ139和ICTRLS140?类似地，导线137上的电压的降低用于降低所有电流ICTRLR121、ICTRLMl 13, IINJ139和ICTRLS140?导线141是电源电压导线。该导线上的电源电压AVDD是用于PLL的电源，并且是与供应到CPU134的VDD_CPU不同的电压。
[0028]注入锁定控制电路123包括反相状况检测器电路142、开关143和注入器144。反相状况检测器电路142从电源传感器124接收注入启用INJ_EN数字控制信号145。如果使INJ_EN失效为数字逻辑低值，则反相状况检测器电路142将开关143控制为处于打开状态。当开关143处于打开状态时，从振荡器122不耦合到并且不注入锁定到主振荡器109。主振荡器输出信号114不能够从主振荡器109的输出节点146经过注入器144并且到达从振荡器122的输入节点147。然而，如果使INJ_EN生效为数字逻辑高值，则反相状况检测器电路142保持开关143处于打开状态,但是针对从振荡器输出信号S00S148和主振荡器输出信号M00S114之间的反相状况而检查这两个信号。(在这一情况下，反相状况检测器电路142使用主振荡器输出信号的缓存版本M00SB149，而不是主振荡器输出信号M00S114本身。这里为了说明目的，可以认为这两个信号MOOS和MOOSB是相同的信号)。反相状况检测器电路142经由输入引线150接收SOOS信号148。反相状况检测器电路142经由输入引线151接收MOOSB信号149。反相状况检测器电路142经由输入引线158接收INJ_EN信号145。
[0029]当检测到反相状况时，反相状况检测器电路142使重新定时的控制信号INJ_EN_RT152生效,从而按照这样的方式使开关143闭合以使得不发生从振荡器输出信号148的振荡频率的频率过冲。反相状况检测器电路142经由输出引线和节点153输出INJ_EN_RT信号152。闭合开关143导致从振荡器122耦合到主振荡器109，以使得从振荡器122变为被注入锁定到主振荡器109。当开关143处于其闭合状态时，主振荡器输出信号M00S114从输出节点146，经过注入器144，以缓存信号M00SB149的形式离开注入器144，经过开关143并且到达从振荡器122的 输入节点147。
[0030]将从振荡器的输出节点154上的从振荡器输出信号148供应到(如图所不地直接供应到或者经过中间电路间接供应到)处理器电路134的时钟输入引线和节点155。在这一示例中，处理器电路134是被要求用于有时执行大量计算和其它操作的中央处理单元(CPU),以使得观测到其汲取的电源电流174的量在电流冲击中增加。供应到处理器电路134的电源电压VDD_CPU被从源135提供到处理器电路134的电源电压输入引线和节点156上。在这样的电流冲击状况下，输入引线和节点156上的电源电压VDD_CPU的幅度会由于电流174在源135中经过其流动的有限阻抗而降低。电源传感器124对电源电压输入引线和节点156上的VDD_CPU的幅度进行监测。如果VDD_CPU的电压下降低于第一预定电压，则电源传感器124使INJ_EN信号145失效为数字逻辑低。如果VDD_CPU的电压之后上升高于第二预定电压(以使得VDD_CPU再次位于处理器电路的容许范围内)，则电源传感器124使INJ_EN信号生效为数字逻辑高。第二预定电压高于第一预定电压以便提供滞后现象。在一些示例中，第二预定电压与第一预定电压相同，并且不存在滞后现象。
[0031]除了检测VDD_CPU下降低于其容许范围的状况之外，电源传感器124还输出多比特数字值DR00P_C0DE[N:0] 157。DR00P_C0DE[N:O]是与VDD_CPU幅度的改变成比例地改变的数字值。降低DR00P_C0DE[N:0]导致较多的P沟道晶体管125-126接通并且传导，而增加DR00P_C0DE[N:0]导致较少的P沟道晶体管125-126接通并且传导。尽管仅说明了两个晶体管125和126，但是实际上可以具有N+1个这样的晶体管，一个晶体管针对DROOP_CODE [N: O]的每一个比特。可以按照二进制加权的方式设计这些晶体管的尺寸。因此，改变DR00P_C0DE[N:0]的值改变了供应到从振荡器的控制电流ICTRLS140 (假定运算放大器的给定电压输出)，并且控制电流ICTRLS140的这一改变导致从振荡器输出信号的振荡频率的改变。当检测到VDD_CPU低于第一预定电压时，电源传感器124使INJ_EN失效为数字逻辑低，并且还输出DR00P_C0DE[N:0]，以使得从振荡频率与VDD_CPU的变化成比例地变化。如果VDD_CPU增加，则改变DR00P_C0DE[N:0]，以使得从振荡器的振荡频率与VDD_CPU的增加成比例地增加。如果VDD_CPU降低，则改变DR00P_C0DE[N:0]，以使得从振荡器的振荡频率与VDD_CPU的降低成比例地降低。
[0032]图3是图2的反相状况检测器电路142的一个具体示例的图。反相状况检测器电路142包括四个触发器159-162、两个逆变器163和164、与门165和延迟元件166。
[0033]图4是说明在反相状况下反相状况检测器电路142的操作的波形图。经过延迟元件166的低到高传播延迟定义了位于向触发器160提供时钟的第一时间Tl (在MOOS的上升沿167上)和向触发器161提供时钟的第二时间T2 (在M00S_DEL的上升沿168上)之间的检测时间窗170。触发器160捕获SOOS在第一时间Tl的状态，并且触发器161捕获SOOS在第二时间T2的状态。如果触发器160捕获数字逻辑高(信号B为数字逻辑高)，并且如果触发器161捕获数字逻辑低(信号C为数字逻辑低)，则这指示在两个时间Tl和T2之间发生了 SOOS的高到低转换169。逆变器163使信号C的数字逻辑低反转，以使得在这两个时间之间发生的高到低SOOS边沿的状况下与门165的底部两个输入引线提供有数字逻辑高值。假定INJ_EN在第一时间Tl之前已经转换为高(指示从振荡器再次耦合到主振荡器)，则触发器159在MOOS的上升沿167被提供时钟之后输出数字逻辑高值(信号A为数字逻辑高)。因此，在时间T2之后，与门165的所有三个输入引线将提供有数字逻辑高信号。因此，如图4中指示的，在时间T2之后不久，使信号AND_0UT生效为数字逻辑高。在时间T3处在MOOS的下一个下降沿上，触发器162输出AND_0UT的值。因此，如图4中说明的，在时间T3之后不久，由触发器162输出的信号INJ_EN_RT从数字逻辑低(与开关143打开相对应)转换到数字逻辑高(与开关143闭合相对应)。因此，反相状况检测器电路142和开关143操作为检测MOOS和SOOS之间的反相状况，并且对检测到所述反相状况做出响应而使从振荡器耦合到主振荡器。
[0034]图5是说明在同相状况下反相状况检测器电路142的操作的波形图。在这一情形下，在由MOOS的上升沿定义的第一时间T4和由M00S_DEL的相对应的上升沿定义的第二时间T5之间的检测窗171期间，不存在SOOS的下降沿。在时间T5之后，不是与门165的三个输入引线上的所有信号都为数字逻辑高值，结果，在时间T5之后，信号AND_0UT不是数字逻辑高值。因此，信号INJ_EN_RT在时间T6处不转换为高而是保持低，以使得开关143保持打开。因此，在MOOS和SOOS信号的同相状况下，反相状况检测器电路142和开关143不使从振荡器耦合到主振荡器。
[0035]图6是说明在其中SOOS在检测窗172之前上升并且在整个检测窗期间处于数字逻辑高值的状况下反相状况检测器电路142的操作的波形图。在时间T8之后，不是与门165的三个输入引线上的所有信号都是数字逻辑高值，结果，在时间T8之后，信号AND_0UT不是数字逻辑高值。因此，信号INJ_EN_RT在时间T9处不转换为高而是保持低，以使得开关143保持打开。因此，在SOOS在整个检测窗172期间为高的状况下，反相状况检测器电路142和开关143不使从振荡器耦合到主振荡器。
[0036]图7是说明在其中SOOS在检测窗173之前下降并且在整个检测窗期间处于数字逻辑低值的状况下反相状况检测器电路142的操作的波形图。在时间Tll之后，不是与门165的三个输入引线上的所有信号都是数字逻辑高值，结果，在时间Tll之后，信号AND_0UT不是数字逻辑高值。因此，信号INJ_EN_RT在时间T12处不转换为高而是保持低，以使得开关143保持打开。因此，在SOOS在整个检测窗173期间为低的状况下，反相状况检测器电路142和开关143不使从振荡器耦合到主振荡器。
[0037]存在能够实现图2的电源传感器124的多种方式。在一个示例中，电源传感器124包括耦接到时钟控制的数字状态机的低功率和低分辨率模数转换器(ADC)。该数字状态机周期性地读取ADC的多比特输出，并且根据该ADC输出来确定和输出多比特数字信号DR00P_C0DE[N:0]。数字状态机可以向ADC输出值应用简单的数字滤波。在一个示例中，VDD_CPU的第一和第二预定电压通过诸如CPU134的处理器可软件编程。将代表第一和第二预定电压的多比特数字值存储在电源传感器中的处理器可访问的寄存器中，以使得电源传感器的数字状态机能够将这些值与ADC的输出进行比较。可以按照多种方式来实现开关143，包括实现为单个N沟道晶体管、实现为单个P沟道晶体管、实现为传输门、或者实现为三态逻辑元件。在一些实施例中，对注入器144和开关143的功能进行组合。
[0038]图8是说明图2的系统100的操作的简化波形图。首先，在时间段300期间，从振荡器耦合到并且注入锁定到主振荡器。信号INJ_EN_RT具有数字逻辑高值并且开关143处于闭合状态。在这一时间期间，电源电压VDD_CPU处于其容许范围301内。容许范围301从最小电压302 (例如，0.975伏)延伸到最大电压303 (例如，1.0伏)。
[0039]然后，电源电压VDD_CPU下降，并且下降低于容许范围301。这可能是由于处理器电路134突然从源135汲取增加量的电源电流174。电源传感器124检测到VDD_CPU下降低于其容许范围，并且作为响应而使信号INJ_EN失效为数字逻辑低。这一动作由箭头304表示。信号INJ_EN转换为低使得触发器162 (参见图3)被异步复位。因此，INJ_EN_RT转换为低。INJ_EN转换为低使INJ_EN_RT转换为低由箭头305进行指示。INJ_EN_RT转换为低使开关143打开，从而使从振荡器与主振荡器去耦合。
[0040]在当前示例中，主振荡器的振荡频率为860MHz。当从振荡器在时间段300期间被注入锁定到主振荡器时，从振荡器按照主振荡器的860MHz的振荡频率进行振荡，如由标记为SLAVE OSC FREQ的最低波形指示的。然而，使从振荡器的自由运行振荡频率变为大约800MHz的较低频率。一旦由于INJ_EN_RT转换为低而使从振荡器与主振荡器去耦合，从振荡器的振荡频率之后就下降到800MHz的其自由运行频率。然后，电源传感器124调整DR00P_C0DE[N:0]，以使得从振荡器的自由振荡频率与VDD_CPU的增加或者降低成比例地增加或者降低(即，从振荡频率以很小的时延(时间延迟)来跟踪VDD_CPU))。因此，尽管VDD_CPU向上和向下变化，利用其向处理电路134提供时钟的时钟速率被维持接近其最大速率。
[0041]在该特定的说明示例中，电源电压VDD_CPU逐渐上升，并且最终恢复到其再次处于容许范围301内的点。电源传感器124检测到VDD_CPU处于容许范围内，并且作为响应，使注入启用信号INJ_EN生效为数字逻辑高。电源传感器124的这一动作由箭头306来指示。电源传感器124还停止改变DR00P_C0DE [N: O]，并且留下DR00P_C0DE的值，以使得从振荡器的自由运行振荡频率稍低于主振荡器的振荡频率。在所说明的示例中，该稍低的频率为820MHz。在这一示例中，从振荡器的这一 820MHz自由运行频率与就在解锁之后该从振荡器的800MHz的自由运行频率不同。这两个振荡频率820MHz和800MHz之间的频率差异是由于DR00P_C0DE[N:0]对于电源电流晶体管125-126的不同设置造成的。
[0042]当信号INJ_EN转换为高时，启用反相状况检测器电路142以便检测反相状况。在图8中说明的示例中，从振荡器输出信号(SOOS)在下一个检测窗307中具有高到低转换。因此，在该检测窗的结束处，信号AND_0UT转换为高，并且在主振荡器输出信号(MOOS)的下一个下降沿上，INJ_EN_RT转换为高。信号INJ_EN_RT转换为高使开关143在时间312处闭合，从而使从振荡器耦合到主振荡器。发生频率下冲313，并且然后从振荡器输出信号的频率上升，并且在时间314,处于860MHz的主振荡器输出信号。在时间314,从振荡器被注入锁定到主振荡器。因此，在没有任何频率过冲的情况下发生使从振荡器注入锁定到主振荡器的处理。也不会发生否则如果在同相状况下使从振荡器重新耦合到主振荡器则发生的频率过冲。在图8中，附图标记308指示在其间从振荡器与主振荡器解锁的时间。附图标记309指示在其间从振荡器被再次注入锁定到主振荡器的随后时间。
[0043]图9是说明对从振荡器耦合到主振荡器做出响应而从振荡器输出信号的振荡频率如何改变的图。线311代表在图2的系统100中从振荡器输出信号的振荡频率。在开关闭合的时间312,从振荡器输出信号的频率仅略低于主振荡器输出信号的860MHz振荡频率(大约低40MHz)。设置DR00P_C0DE[N:0]以使得是这种情况。在开关闭合之后，存在频率下冲状况313。然后，从振荡器输出信号的频率如所说明地上升，并且在没有任何过冲的情况下稳定在主振荡器的860MHz振荡频率。在时间314，认为从振荡器被锁定到主振荡器。由于将从振荡器输出信号设置为向CPU134提供时钟的用途，因此频率下冲状况313是可接受的，并且不会使得被提供时钟的电路发生故障。另一方面，频率过冲可能会造成故障。线315说明了如果在同相状况下从振荡器被重新耦合到主振荡器则从振荡器输出信号的振荡频率将如何改变。在开关闭合之后，将发生频率过冲状况316。然后，从振荡器输出信号的频率将稳定到主振荡器输出信号的频率。
[0044]图2的系统100与传统的注入锁定振荡器相比在一些方面存在不同。首先，在传统的注入锁定振荡器中，不存在在解锁时段期间对从振荡器的自由运行频率进行调整的DR00P_C0DE[N:0]。因此，在传统的ILO中，在发起重新锁定时，从振荡器的振荡频率会与主振荡器的振荡频率实质上不同。另一方面，在图2的系统100中，在解锁时段期间对从振荡器的自由运行振荡频率进行调整。还进行设置以使得在从振荡器被重新耦合到主振荡器时，该从振荡器的震荡频率仅稍低于主振荡器输出信号的振荡频率(例如，低40MHz或者更少)。其次，在传统的注入锁定振荡器中，从振荡器可以在同相状况下重新耦合到主振荡器，以使得在从振汤频率中发生频率过冲。另一方面，在图2的系统100中，在冋相状况下，注入锁定控制电路123不使从振荡器重新耦合到主振荡器，因此避免了否则将由同相重新耦合造成的任何频率过冲。
[0045]图10是根据一个新颖方面的方法400的流程图。首先(步骤401)，对主振荡器和从振荡器进行操作，以使得从振荡器耦合并且注入锁定到主振荡器。使用从振荡器输出信号(步骤402)来为CPU提供时钟。从振荡器输出信号能够直接地或者间接地经过其它电路来向CPU提供时钟。使用电源电压对CPU进行供电。在图2的示例中，该电源电压是由源135向CPU134供应的VDD_CPU。接下来，检测该电源电压的低电源电压状况(步骤403)。在图2的示例中，电源传感器124检测到该低电源电压状况，并且作为响应而使信号INJ_EN失效为数字逻辑低电平。对检测到低电源电压状况做出响应，使从振荡器与主振荡器去耦合(步骤404)，以使得从振荡器不再被注入锁定到主振荡器，并且作为去耦合的结果，从振荡器输出信号的振荡频率降低。在图2的示例中，由于从振荡器的自由运行振荡频率低于主振荡器的振荡频率，因此从振荡器的振荡频率降低。随着从振荡器与主振荡器去耦合,根据电源电压的幅度来对自由运行的从振荡器的振荡频率进行调整(步骤405)。在图2的示例中，对多比特数字值DR00P_C0DE[N:0]进行调整，以使得自由运行的从振荡器的振荡频率与VDD_CPU的幅度成比例地变化。接下来，检测到(步骤406)低电源电压状况不再存在。在图2的示例中，这一检测由电源传感器124进行。当电源传感器124检测到低电源电压状况不再存在时，电源传感器124使信号INJ_EN生效为数字逻辑高值。然后检测主振荡器输出信号和从振荡器输出信号之间的反相状况(步骤407)。在图2的示例中，开关143保持在其打开状态，直到发生这一检测为止。对检测到反相状况做出响应，使从振荡器再次耦合到(步骤408)主振荡器，以使得从振荡器再次变为被注入锁定到主振荡器，并且基本上不存在从振荡器输出信号的频率过冲。
[0046]尽管出于教示目的而在上面描述了某些具体实施例，但是本专利文档的内容具有通用适用性，并且不局限于上面描述的特定实施例。尽管上面阐述了解锁状况检测器电路是电源传感器的特定示例，但是解锁状况检测器电路可以是另一种类型的解锁状况检测器电路，其检测除了电源电压的低电压状况之外的其它类型的解锁状况和/或不同于电源电压的低电压状况的其它类型的解锁状况。尽管上面将单个数字信号描述为锁定信号，但是被供应到注入锁定控制电路的用于解锁或者锁定的指令可以采用其它形式。注入锁定控制电路不需要通过接收主振荡器输出信号和从振荡器输出信号本身来检测该主振荡器输出信号和从振荡器输出信号之间的反相状况，而是注入锁定控制电路可以间接地经过其它信号(例如，根据主振荡器输出信号和从振荡器输出信号的缓存版本)来检测主振荡器输出信号和从振荡器输出信号之间的反相状况。因此，在不脱离下面阐述的权利要求的保护范围的情况上，可以对所描述的具体实施例的各种特征进行各种修改、调整和组合。
【权利要求】
1.一种方法，包括: Ca)对主振荡器和从振荡器进行操作，以使得所述从振荡器被注入锁定到所述主振荡器； (b)使所述从振荡器与所述主振荡器去耦合，以使得所述从振荡器不再被注入锁定到所述主振荡器； (c)检测由所述主振荡器输出的主振荡器输出信号和由所述从振荡器输出的从振荡器输出信号之间的反相状况；并且 (d)对所述(C)的检测做出响应而使所述从振荡器耦合到所述主振荡器，以使得所述从振荡器变为被注入锁定到所述主振荡器。
2.根据权利要求1所述的方法，其中，所述(c)的检测涉及生成指示所述从振荡器输出信号的边沿是否落在所述主振荡器输出信号的边沿的预定时间内的信号。
3.根据权利要求1所述的方法，其中，所述(c)的检测涉及生成指示所述从振荡器输出信号的下降沿是否落在所述主振荡器输出信号的上升沿的预定时间内的信号。
4.根据权利要求3所述的方法，其中，所述预定时间是数字信号经过数字电路的传播延迟。
5.根据权利要求1所述的方法，进一步包括: 在所述(b)的去耦合之后，并且在所述(d)的耦合之前，调整所述从振荡器的振荡频率。
6.根据权利要求5所述的方法，其中，所述调整涉及调整供应到所述从振荡器的电源电流。
7.根据权利要求1所述的方法，进一步包括: 检测电源电压的状况，并且对所述检测做出响应而使所述(b)的去耦合发生。
8.根据权利要求7所述的方法，进一步包括: 向处理器供应所述从振荡器输出信号；并且 向所述处理器供应所述电源电压。
9.根据权利要求1所述的方法，其中，所述(d)的耦合涉及经由注入器电路和开关使所述主振荡器的输出节点耦合到所述从振荡器的输入节点，其中当在(d)中使所述从振荡器耦合到所述主振荡器时，闭合所述开关，并且其中，当在(b)中使所述从振荡器与所述主振荡器去耦合时，打开所述开关。
10.根据权利要求1所述的方法，其中，所述从振荡器输出信号是当所述从振荡器正在振荡时位于所述从振荡器的输入节点上的信号，并且其中，当在(d)中使所述从振荡器耦合到所述主振荡器时，使所述主振荡器的输出节点耦合到所述从振荡器的所述输入节点。
11.一种装置，包括: 主振荡器，用于输出主振荡器输出信号； 从振荡器，用于输出从振荡器输出信号；以及 注入锁定控制电路，用于检测所述主振荡器输出信号和所述从振荡器输出信号之间的反相状况，并且对检测到所述反相状况做出响应而使所述从振荡器耦合到所述主振荡器，以使得所述从振荡器变为被注入锁定到所述主振荡器。
12.根据权利要求11所述的装置，其中，所述反相状况是其中从振荡器输出信号的边沿在所述主振荡器输出信号的边沿的预定时间内发生的状况，并且其中，所述从振荡器输出信号的所述边沿与所述主振荡器输出信号的所述边沿反相。
13.根据权利要求11所述的装置，其中，所述注入锁定控制电路包括: 开关，所述从振荡器能够经过所述开关耦合到所述主振荡器；以及 反相状况检测器电路，用于向所述开关供应控制信号，其中，所述反相状况检测器电路检测所述反相状况，并且作为响应而使所述控制信号生效。
14.根据权利要求11所述的装置，其中，所述注入锁定控制电路包括: 注入器，耦接为从所述主振荡器接收所述主振荡器输出信号； 开关，被控制为使所述注入器的输出节点耦合到所述从振荡器的输入节点；以及 反相状况检测器电路，向所述开关供应控制信号。
15.根据权利要求11所述的装置，进一步包括: 解锁状况检测器电路，用于检测解锁状况，并且对检测到所述解锁状况做出响应而使锁定信号失效，其中，所述锁定信号被供应到所述注入锁定控制电路。
16.根据权利要求15所述的装置，其中，所述解锁状况检测器电路检测电源电压的低电压状况，并且其中，所述电源电压是供应到处理器的电源电压。
17.根据权利要求15所述的装置，其中，在一时间段期间，所述从振荡器没有被注入锁定到所述主振荡器，并且其中，所述解锁状况检测器电路在所述时间段期间调整所述从振荡器的振荡频率。
18.根据权利要求11所述的装置，进一步包括: 通过所述从振荡器输出信号提供时钟的处理器。
19.根据权利要求11所述的装置，其中，所述注入锁定控制电路接收锁定信号，并且对所述锁定信号的失效做出响应而使所述从振荡器与所述主振荡器去耦合，以使得所述从振荡器不被注入锁定到所述主振荡器，并且其中，所述注入锁定控制电路然后维持所述从振荡器与所述主振荡器去耦合，直到所述锁定信号被生效为止。
20.根据权利要求11所述的装置，进一步包括: 电源传感器，输出多比特数字控制信号，其中，所述多比特数字控制信号使所述从振荡器的振荡频率在其中所述从振荡器没有被注入锁定到所述主振荡器的时间段期间被进行调整。
21.一种装置，包括: 主振荡器，配置为输出主振荡器输出信号； 从振荡器，配置为输出从振荡器输出信号；以及 注入锁定控制电路，配置为检测所述主振荡器输出信号和所述从振荡器输出信号之间的反相状况，并且对检测到所述反相状况做出响应而使所述从振荡器耦合到所述主振荡器，以使得所述从振荡器变为被注入锁定到所述主振荡器。
22.—种装置，包括: 主振荡器； 从振荡器；以及 模块，用于检测由所述主振荡器输出的主振荡器输出信号和由所述从振荡器输出的从振荡器输出信号之间的反相状况， 并且对检测到所述反相状况做出响应而还用于使所述从振荡器耦合到所述主振荡器，以使得所述从振荡器变为被注入锁定到所述主振荡器。
23.根据权利要求22所述的装置，其中，所述模块还用于对锁定信号的失效做出响应而使所述从振荡器与所述主振荡器去耦合，其中，所述模块还用于当所述锁定信号被失效时维持所述从振荡器与所述主振荡器去耦合，并且其中，所述模块仅在所述锁定信号被生效的时间期间使所述从振荡器耦合到所述主振荡器。
24.根据权利要求22所述的装置，其中，所述模块还用于在所述从振荡器没有被注入锁定到所述主振荡器的时间段期间调整所述从振荡器的振荡频率。
25.根据权利要求22所述的装置，进一步包括: 通过所述从振荡器输出信号提供时钟的处理器。
26.根据权利要求22所述的装置，其中，用于检测的模块包括注入器、开关、反相状况检测器电路和解锁状况检测器电路，其中，所述开关能够由所述反相状况检测器电路控制，以便使所述注入器的输出节点耦合到所述从振荡器的输入节点，并且其中，所述解锁状况检测器电路向所述反相状况检测器电路供`应锁定信号。
【文档编号】H03L7/24GK103797716SQ201280043545
【公开日】2014年5月14日 申请日期:2012年8月1日 优先权日:2011年8月5日
【发明者】A·拉古纳坦, M·佩德拉利-诺伊, S·瓦德瓦 申请人:高通股份有限公司