用于控制周期信号的特性的电路和方法

用于控制周期信号的特性的电路和方法
【专利摘要】控制周期信号的特性的系统和电路。在一个实施例中，调整电路修改周期信号特性。相位检测器产生模拟输入信号，指示在周期信号与参考信号之间的相位差。转换电路将模拟输入信号转换为数字信号。信号驱动电路，包括电流源，基于数字信号向信号驱动电路提供控制信号。第一输入电路向调整电路提供第一调整信号。第二输入电路响应于控制信号向调整电路提供第二调整信号。第一调整信号基于输入到第一输入电路中的电路元件的用以控制第一调整信号的模拟信号。第二输入电路响应于控制信号来以输入信号的数字形式提供第二调整信号。
【专利说明】用于控制周期信号的特性的电路和方法
[0001]基于相关申请的优先权
[0002]本申请要求基于2011年7月28日提交的美国临时申请N0.61/512，549，2012年7月9日提交的美国专利申请US13/543，961 ;2012年7月9日提交的US13/543，971 ；2012年7月9日提交的US13/543, 975 ;2012年7月9日提交的US13/543, 982 ;2012年7月9日提交的US13/543，991 ;和2012年7月9日提交的US13/544，001的优先权。
【技术领域】
[0003]本发明涉及电子系统，更具体地，涉及包括控制周期信号的特性的电路的系统。在一系列实施例中，本发明提供了对由振荡器产生的输出信号的调整。
【背景技术】
[0004]锁相环(PLL)电路是反馈控制电路，其可以是模拟或数字的。相位检测器基于在本地压控振荡器(VCO)的输出与参考时钟输入信号之间的比较产生调整信号。处理调整信号以向VCO提供修正的输入，其导致对振荡器输出信号的相位或频率修正。锁相环电路是定制的集成电路中常见的构建块，所述集成电路例如在各种吉赫兹(GHz)速率数据通信应用中提供同步解决方案。但在一些应用中，例如蜂窝通信基站，高速精度需要使用分立的部件。
[0005]传统上，PLL电路可以分类为模拟或数字电路，但存在多种变体，包括数字相位检测与通过电荷泵及模拟环路滤波器处理的相位检测输出的组合，用以提供到VCO的电压输入。公知地，电荷泵包括开关，其控制环路滤波器中电容器的充电，以累积电荷。见图1，全数字PLL解决方案包括数字相位检测器、数字滤波器和数值控制振荡器。模拟和数字实现方式通常都产生比例分量和积分分量，分别用于向振荡器传送相位和频率反馈控制。
[0006]图1A是包含电荷泵、模拟环路滤波器和跨导(Gm)放大器的传统PLL的高级图，在图1B中更充分地示出了它们。相位频率检测器(PFD)从VCO接收预期(desired)频率的参考时钟输入信号和反馈信号。PFD可以是多个设计中的一个，包括基于异或门或触发器的类型，其输出脉冲信号，与在时钟信号与反馈信号之间的频率差和正或负相位成比例。
[0007]过去，必须提供电荷泵、环路滤波器和gm放大器来从PFD到VCO转换上下全摆幅信号(full swing up and down signals)。来自PFD的信号通断电荷泵中的开关以提供电流，产生横跨电阻器R的电压差AV。这个小信号电压Λ V随后传送到Gm放大器中，其有时称为电压-电流转换器。来自Gm的电流输出进入到VCO中。通过这个过程，通过电荷泵电流与R的电阻的乘积以及Gm放大器的操作实现了增益。但模拟PLL在单片电路工艺中需要大无源器件，导致了噪声进入VCO的通路。
[0008]VCO可以是三级环形振荡器电路，具有三个串联耦合的反相器I1U2U3，如图1C所示。假定了预定偏置电压，电路在频率f振荡，具有1/f的相关周期。对于这个三级环，全部3级的组延迟(或者相移)是360度。因此，这表示由于相移，每一级I1、I2、I3都具有120度的延迟，标记为HN3的节点在任意时刻都处于不同的电位。例如，当一个节点接近Vdd时，另一个节点接近地(vss)，再另一个节点将处于Vdd与Vss之间的电位。
[0009]通常，预期的VCO频率f是参考时钟信号频率的N倍，并通过块DIV/N相应地乘以系数，以提供适合的反馈信号，用于由PFD做出的比较。这导致相位差输出信号，其可以包括脉冲宽度，具有与相位差成比例的持续时间。电荷泵接收相位差输出信号，并产生与相位差成比例的电流。由电荷泵输出的电流通过模拟环路滤波器馈送到VC0。环路滤波器的设计影响响应时间、带宽和稳定性。电荷泵与环路滤波器的组合向VCO提供了信号的两个分量:脉冲分量，其与相位差成比例；和积分分量，其影响频率调整。
[0010]模拟PLL的优点是低抖动。但随着对更高速度精度的要求增多，即使在较低数据率认为是可接受的相对低噪声的模拟PLL实现方式在某些吉赫兹数据通信中会对噪声过于敏感。例如，环路滤波器部件针对模拟PLL中预期的响应时间和稳定性的调谐仍会导致增加的噪声。通常，希望开发进一步减小噪声源的影响的设计方案。模拟PLL电路的另一个限制是模拟电荷泵和环路滤波器具有宽范围的电压调谐要求。这随着制造技术已经通过了 45纳米节点到达28nm技术,并向着例如IOnm线宽进展,而日益难以满足。当在深纳米技术中制造模拟PLL时，还关心相对高的电容器泄漏率，以及一般地，起因于无法以较小的数字部件缩放模拟部件的尺寸的缺点。
[0011]图2示出了全数字PLL的实例。对于全数字PLL而言共同的是，通过使用量化器或模数转换器将从PFD接收的信号转换为数字信号，来代替模拟电路块。代替电荷泵和模拟环路滤波器，数字实现方式执行由PFD产生的输出信号的数字转换。去除了电容器允许更好地缩放到小制造几何尺寸，并减小对工艺变化的敏感性。所示的数字PLL具有比例路径，用于调整VCO的相位，其与频率调整积分路径不同。比例和积分路径经过对到VCO的输入的分离的数模转换，因为它们每一个都可以需要不同数量比特的转换。有利地，模拟电荷泵和模拟环路滤波器的去除提高了可缩放性，并避免了模拟部件对较小工艺变化所展现的敏感性问题。另一方面，比例和积分调谐路径的量化引入了抖动，例如静态相位偏移，其在定时精度是必要的时候阻碍了数字PLL的使用。

【发明内容】

[0012]在根据于2012年7月9日提交的美国专利申请US13/543，961所要求的发明的一系列实施例中，一种系统包括电路，用于改变周期信号的特性。响应于输入信号而调整周期信号的特性的调整电路具有第一输入端子和输出端子，在其上提供周期信号作为输出信号。相位检测器产生模拟输入信号，指示在输出信号与参考信号之间的相位差。转换电路被耦合以将模拟输入信号从模拟形式转换为数字形式，用以调整输出信号。信号驱动电路包括电流源，其输出是控制信号，由到信号驱动电路的模拟输入信号的数字形式的输入所产生。第一输入电路向调整电路的第一输入端子提供第一调整信号，第二输入电路响应于控制信号，向调整电路的第一输入端子提供第二调整信号。第一调整信号基于输入到第一输入电路的电路元件的用以控制第一调整信号的模拟形式的调整电路输入信号。以调整电路输入信号的数字形式确定控制信号，第二输入电路响应于所述控制信号而提供第二调整信号。
[0013]在2012年7月9日提交的美国专利申请US13/543，961所要求的另一系列实施例中，锁相环(PLL)电路包括压控振荡器(VCO)，用于调整输出信号的相位或频率特性，VCO具有第一输入端子和输出端子，在其上提供输出信号。PLL电路进一步包括相位频率检测器、转换电路、信号驱动电路、第一输入电路和第二输入电路。相位频率检测器产生模拟VCO输入信号，其指示在VCO输出信号与参考信号之间的相位差或频率差。转换电路被耦合以将模拟VCO输入信号从模拟形式转换为数字形式，用以调整VCO输出信号。信号驱动电路包括电流源，其输出是控制信号，由到信号驱动电路的模拟VCO输入信号的数字形式的输入所产生。第一输入电路向VCO的第一输入端子提供第一调整信号,第二输入电路响应于控制信号，向VCO的第一输入端子提供第二调整信号。第一调整信号基于输入到第一输入电路的电路元件的用以控制第一调整信号的模拟形式的VCO输入信号。以VCO输入信号的数字形式确定控制信号，第二输入电路响应于所述控制信号而提供第二调整信号。
[0014]根据在2012年7月9日提交的美国专利申请US13/543，961所要求的再另一系列实施例，提供了一种方法，用于调整器件的输出信号。产生模拟输入信号，其指示在输出信号与参考信号之间的相位差或频率差。将模拟输入信号从模拟形式转换为数字形式，以调整输出信号。通过施加模拟输入信号的数字形式，从电流源产生控制信号。响应于控制信号，向器件的第一输入端子提供第一调整信号，向器件的第一输入端子提供第二调整信号。模拟输入信号以模拟形式施加到第一输入电路的电路兀件，以控制第一调整信号，以输入信号的数字形式确定控制信号，第二输入电路响应于所述控制信号而提供第二调整信号。
[0015]在根据于2012年7月9日提交的美国专利申请US13/543，971所要求的发明的一系列实施例中，一种包含锁相环电路的系统包括压控振荡器(VC0),其具有:第一输入端子，用于调整输出信号的特性；和输出端子，在其上提供输出信号。相位频率检测器电路产生:第一检测器信号，指示在VCO输出信号与参考信号之间的相位差；和第二检测器信号，指示在VCO输出信号与参考信号之间的频率差。检测器电路具有:第一输入端子，用于接收参考信号；和第二输入端子，用于接收VCO输出信号。控制电路被连接以接收第二检测器信号，并提供控制信号，其具有高频范围中的频率含量和低频范围中的频率含量。第一输入电路响应于第一检测器信 号而提供指不相位差的第一 VCO输入信号。第二输入电路响应于控制信号而提供指示在VCO输出信号与参考信号之间的频率差的第二 VCO输入信号。第三输入电路48减少控制信号的高频范围中的频率含量，并响应于控制信号的低频范围中的频率含量而提供作为到VCO的输入的第三VCO输入信号。第一输入电路、第二输入电路和第三输入电路被连接以在VCO的第一输入端子处提供全部第一、第二和第三VCO输入信号。
[0016]在根据于2012年7月9日提交的美国专利申请US13/543，971所要求的发明的另一系列实施例中，提供了一种方法，用于调整器件的输出信号。产生第一检测器信号，该信号指示在输出信号与参考信号之间的相位差。产生第二检测器信号，该信号指示在器件输出信号与参考信号之间的频率差。基于第一检测器信号，向器件提供第一输入信号，以调整在输出信号与参考信号之间的相位差。基于第二检测器信号产生第一控制信号。控制信号具有高频范围中的频率含量和低频范围中的频率含量。基于控制信号，向器件提供第二输入信号，以减小在器件输出信号与参考信号之间的频率差。基于第二检测器信号的第二控制信号相对于第一控制信号，具有在高频范围中相对低的频率含量和在低频范围中相对高的频率含量。基于第二控制信号，向器件提供第三输入信号，以减小在器件输出信号与参考?目号之间的频率差。
[0017]在2012年7月9日提交的美国专利申请US13/543，971所要求的再另一系列实施例中，一种系统包含锁相环电路。系统包括压控振荡器(VCO),用于调整输出信号的相位或频率特性。VCO具有第一输入端子和输出端子，在其上提供输出信号。相位频率检测器产生第一 VCO输入信号，指示在VCO输出信号与参考信号之间的相位差，并指示在VCO输出信号与参考信号之间是否存在频率差。转换电路被耦合以将第一VCO输入信号转换为数字字，用以调整VCO输出信号。连接在电源与参考端子之间的控制电路包括电流源和至少一个数模转换器。控制电路基于数字字到数模转换器的输入，产生积分路径输入信号。慢积分路径电路包括第一晶体管器件和低通滤波器。滤波器被连接以接收积分路径输入信号，并向第一晶体管器件的第一端子提供积分路径输入信号的低通滤波形式，以控制通过第一晶体管器件的传导，并从第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整。快积分路径电路包括第二晶体管器件，其被连接以接收没有被低通滤波器滤波的积分路径输入信号。积分路径输入信号控制通过第二晶体管器件的传导，以从第二晶体管器件提供第二调整信号，用于VCO输出信号的频率的调整。
[0018]根据美国专利申请所要求的发明的第一系列实施例的系统包含锁相环电路。压控振荡器(VCO)具有:第一输入端子，用于选择输出信号的相位和频率特性；和输出端子，在其上提供输出信号。相位频率检测器产生第一 VCO输入信号，指示在VCO输出信号与参考信号之间的相位差，和在VCO输出信号与参考信号之间是否存在频率差。电路将第一 VCO输入信号转换为数字信号，并从其产生积分路径输入信号。第一积分路径电路包括第一晶体管器件和可编程低通滤波器。滤波器被连接以接收积分路径输入信号，并向第一晶体管器件的第一端子提供积分路径输入信号的低通滤波形式，以控制通过第一晶体管器件的传导，并从第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整。
[0019]同样根据2012年7月9日提交的美国专利申请13/543，975所要求的发明的实施例，提供了一种方法，用于操作锁相环电路，该锁相环电路的类型具有:压控振荡器(VCO)
12,用于基于第一 VCO输入信号而选择来自VCO的输出信号18的相位和频率特性；电路，被耦合以将第一 VCO输入信号转换为数字信号，并从其产生积分路径输入信号；第一积分路径电路，包括第一晶体管器件和低通滤波器，其被连接以接收积分路径输入信号。该方法包括将低通滤波器的通带宽度调整到选择的范围，以使得第一积分路径电路的操作向第一晶体管器件的第一端子提供积分路径输入信号的低通滤波形式，以控制通过第一晶体管器件的传导，并从第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整。低通滤波器带宽的调整将第一晶体管器件的操作限制于为低通滤波器选择的选定带宽范围。
[0020]根据2012年7月9日提交的美国专利申请13/543，982所要求的发明的实施例，一种电子系统包括第一子电路和第二子电路。第一子电路被布置为向第二子电路提供电源电压，其是可从外部电源获得的功率的滤波后形式。第一子电路包括第一场效应晶体管和第一低通滤波器。第一场效应晶体管具有第一和第二源/漏极区和栅极区。第一低通滤波器被耦合以在第二子电路的操作过程中从外部电源接收信号。第一滤波器还被耦合以向第一晶体管的栅极提供电源信号的滤波后形式，以使得当第一晶体管的第一源/漏极区被连接以从外部源接收功率，且第一晶体管的栅极接收到电源信号的滤波后形式时，第一晶体管的第二源/漏极区提供从电源接收的功率的第一修改形式。
[0021]在2012年7月9日提交的美国专利申请13/543，982的权利要求所覆盖的一个实现方式中，锁相环电路包括快积分路径电路、慢积分电路路径电路和比例路径电路。在相关实施例中，系统包括与第二子电路的串行化或解串行化电路(serialization ordeserialization circuitry),所述第二子电路包括锁相环电路,作为串行化或解串行化电路的部件。
[0022]在根据2012年7月9日提交的美国专利申请US13/543，991所要求的发明的一系列实施例中，提供了一种方法，用于改变第一周期信号相对于第二周期信号的相位或频率，所述第一周期信号从第一器件输出，第一器件在电压操作范围中具有非线性阻抗特性。提供可变时间宽度的离散控制信号类型，其中，时间宽度与在第一和第二信号之间的相位差成比例。第一信号类型指示第一周期信号的相位或频率相对于第二周期信号的相位或频率的负差。第二信号类型指示第一周期信号的相位或频率相对于第二周期信号的相位或频率的正差。第一类型的控制信号周期性地施加到第一开关器件，用以控制沿第一电路路径的电流流动，第一电路路径从电压源通过第一开关器件，通过第一非线性器件，到达参考电压端子，用以调整从第一非线性器件输出的第一信号的相位或频率特性。第二类型的信号周期性地施加到第二开关电路，用以控制沿与第一电路路径并联的第二电路路径的电流流动，第二电路路径从电压源通过第二开关器件，通过第二阻抗器件(其具有非线性阻抗特性)，到达参考电压端子。第一和第二开关器件响应于第一和第二类型的信号中的变化而操作，以开关在第一和第二电路路径之间的电流流动，以使得电流有时仅流过第一电路路径，而后仅流过第二电路路径。第一非线性器件和第二非线性阻抗器件的阻抗特性非常匹配，以至于第一和第二阻抗器件的电流-电压特性在VCO的整个电压操作范围中例如限于彼此的百分之十以内，有利地在彼此的百分之五以内或者在小于所述百分之五的范围中(例如小于彼此的百分之二 )，第一和第二阻抗器件的电流-电压特性完美地匹配至少一个电压或电流电平，或横跨整个操作范围完美地匹配。
[0023]同样根据2012年7月9日提交的美国专利申请13/543，991的权利要求所覆盖的发明的实施例，提供一种电路，其适合于追踪振荡器的阻抗特性。电路包括第一 PMOS FET、第二 PMOS FET、第一 NMOS FET和第二 NMOS FET0第一 PMOS FET具有栅极区，其被连接以接收参考电压。第二 NMOS FET108具有栅极区，其被连接以接收电源电压电平。第二 PMOSFET104具有栅极区，其连接到第一和第二 NMOS FET106与108之间的节点。第一 NMOS FET具有栅极区，其连接到第一和第二 PMOS FET102与104之间的节点。在一个实现方式中，振荡器是三级反相器环形振荡器，第一 PMOS FET和第二 NMOS FET以三极管模式操作，其对应于当相关栅极偏置电压处于电源电压电平或参考电平时的振荡器中的完全导通的FET晶体管的阻抗，而第二 PMOS FET和第一 NMOS FET以饱和模式操作，其对应于当相关栅极偏置在电源电压电平与参考电平之间的电压时部分导通的振荡器中的FET晶体管的阻抗。
[0024]根据2012年7月9日提交的美国专利申请13/544，011中所要求的发明的几个实施例，一种电子系统包括压控振荡器(VC0),其具有:第一输入端子，用于选择输出信号的相位和频率特性；及输出端子，在其上提供了输出信号。相位频率检测器产生第一VCO输入信号，指示在VCO输出信号与参考信号16之间的相位差，并指示在VCO输出信号与参考信号之间的频率差。转换电路被耦合以将第一 VCO输入信号转换为数字字。
[0025]根据2012年7月9日提交的美国专利申请13/544，011中的权利要求所覆盖的发明的实施例，控制电路连接在电源电压端子与参考电压端子之间。控制电路包括电流源和至少一个数模转换器。控制电路被配置为基于数字字到数模转换器的输入而产生积分路径输入信号。第一积分路径电路包括第一晶体管器件和低通滤波器，其被连接以接收积分路径输入信号，并向第一晶体管器件的第一端子提供积分路径输入信号的低通滤波形式。积分路径输入信号的低通滤波形式控制通过第一晶体管器件的传导，并从第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整。比例路径开关电路连接在电源端子与VCO的第一输入端子之间。比例路径开关电路包括第二晶体管器件，其被连接以接收第一VCO输入信号，并控制在电源端子与VCO的第一输入端子之间的传导，以便从第二晶体管提供第二调整信号，用于VCO输出信号的相位相对于参考信号的调整。比例路径开关电路还包括第三晶体管器件，其连接到低通滤波器，用以接收积分路径输入信号的滤波后形式，以控制通过第三晶体管器件的传导。通过第三晶体管器件的传导控制通过第二晶体管器件的电流。在一个特定实施例中，系统包括第二积分路径电路，其具有被连接以接收未被低通滤波器滤波的积分路径输入信号的第四晶体管器件。第二积分路径输入信号控制通过第四晶体管器件的传导，以从第四晶体管器件提供第三调整信号，用于VCO输出信号的频率的调整。此外，比例电路可以被配置为提供第一电路路径，电流通过它从电源电压端子流过受积分路径输入信号的滤波后形式控制的第三晶体管器件，流过受第一 VCO输入信号的控制的第二晶体管器件，并到达VC0。
[0026]在美国专利申请13/544，001中所要求的相关方法中，为了调整电子系统中的周期信号，一个实施例包括提供VC0，其具有:第一输入端子，用于选择输出信号的相位和频率特性；及输出端子，在其上提供输出信号。产生第一 VCO输入信号，该信号指示在VCO输出信号与参考信号之间的相位差，和在VCO输出信号与参考信号之间的频率差。将第一 VCO输入信号转换为数字字，以调整VCO输出信号。基于数字字到数模转换器的输入而产生积分路径输入信号。提供第一积分路径电路，包括第一晶体管器件和低通滤波器。低通滤波器被连接以接收积分路径输入信号，并向第一晶体管器件的第一端子提供积分路径输入信号的低通滤波形式，以控制通过第一晶体管器件的传导，并从第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整。比例路径开关电路连接在电源端子与VCO的第一输入端子之间。比例路径开关电路的构成包括连接第二晶体管器件，以接收第一 VCO输入信号，以控制在电源端子与VCO的第一输入端子之间的传导，以便从第二晶体管提供第二调整信号，用于VCO输出信号的相位相对于参考信号的调整。比例路径开关电路的构成还包括将第三晶体管器件连接到低通滤波器，用以接收积分路径输入信号的滤波后形式，以控制通过第三晶体管器件的传导。通过第三晶体管器件的传导控制通过第二晶体管器件的电流。
【专利附图】

【附图说明】
[0027]在结合附图阅读以下的【具体实施方式】部分时，会最好地理解本发明的特征，在附图中:
[0028]图1A示出了模拟锁相环电路，其包含电荷泵、模拟环路滤波器和跨导(Gm)放大器；
[0029]图1B进一步示出了图1A中所示的电路的部件；
[0030]图1C示出了传统环形振荡器电路；
[0031]图2示出了数字锁相环电路；[0032]图3示出了根据本发明实施例的锁相环电路；
[0033]图4示出了用于图3中所示实施例的示例性量化器电路；
[0034]图5示出了用于图3中所示实施例的示例性处理电路，包括累加器和Σ Δ调制器；
[0035]图6A示出了用于图3所示实施例的示例性控制和接口电路，包括三条控制路径，
每一条都提供调整信号；
[0036]图6B示出了与图6A所述的控制和接口电路相关的电源抑制(rejection)电路的设置；
[0037]图7A-7C示出了用于控制开关操作的时序的图6中所示比例路径电路的示例性单端实现方式的示例性时序图；
[0038]图8示出了比例路径电路的示例性差分实现方式，其可以用于代替图6中所示比例路径电路的单端实现方式；
[0039]图9A-9C是示出在图8中所示比例路径电路的差分实现方式中的控制信号和电流流动的操作的时序图；
[0040]图10示出了复制电路65的实施例，具有适当匹配VCO的特性的阻抗特性；
[0041]图11提供了在图10的复制电路的电压-电流特性与VCO的电压-电流特性之间的图形比较；
[0042]图12-14示出了图6B的电源抑制电路的示例性实施例；以及
[0043]图15是根据本发明的包含锁相环电路的串行化器/解串行化器部件的简化示意图。
[0044]在整个附图中，相似的附图标记用于表示相似的部件。示意性地示出了多个部件，会理解，没有显示具有明显性质的各种细节、连接和部件，以便突出本发明的特征。没有按比例显示附图中所示的多个特征，以便突出本发明的特征。
【具体实施方式】
[0045]图3示出了根据本发明实施例的锁相环(PLL)电路10。压控振荡器(VC0)12在其端子15处输出信号14，其相位和频率可基于在信号14与时钟参考信号16之间的比较来调整。VC012可以是图1C中所示的环形振荡器电路。在这个实例中，信号14的预期频率是参考时钟信号频率的N倍。为了实现VC012的相位和频率控制，输出信号14的一部分借助除N电路(DIV/N) 17来乘以系数，以提供反馈信号18，作为到相位频率检测器(PFD) 20的端子19的输入。作为到PFD20的端子20的输入而提供参考时钟信号16。
[0046]位于VC012与PFD20之间的控制和接口电路22从PFD20的输出信号24直接或间接接收输入，输出信号24是模拟形式的，用以为VC012提供输入信号的组合。在所示实施例中，到控制和接口电路27的输入信号是输出信号24的模拟形式(即输出信号24)和数字化形式的组合。基于控制和接口的组合。
[0047]以PFD输出信号24的模拟形式和数字形式来控制电路22的操作，用以向VC012提供多个输入调整信号30。
[0048]如图6A所示，电路22从PFD20直接接收模拟形式的输出信号24。这个模拟信号控制比例路径电路中的开关，以向VC012提供第一调整信号(例如，电流信号)，其影响VCO输出信号的相位的调整。在所示实施例中，电路22还从PFD20间接接收第一模拟VCO输入信号的数字化形式。这个数字信号在电路22中产生电流注入的电平，其控制发送到VCO的其他电流信号，即通过除了比例路径电路以外的积分路径电路。在所示实施例中，数字信号产生信号(isum)，其控制通过快积分路径电路和通过慢积分路径电路发送到VC012的电流。响应于控制信号(isum)，快积分路径电路通过快积分路径向VCO的第一输入端提供第二调整信号。响应于控制信号的滤波后形式(fisum)，慢积分路径电路通过快积分路径向VCO的第一输入端子提供第三调整信号。
[0049]数字信号还通过比例路径电路向发送到VC012的电流信号提供控制的电平。共同地，图3中指代为组合信号30的这些单个信号与参考信号16相关地调整VC012的相位和频率。
[0050]PFD20产生模拟信号UP、DN、UN、DP，本文中指代为信号24，其指示在VCO反馈信号18与时钟参考信号16之间的相位-频率差。信号UP指示输入到VCO中的电压的增大将减小在参考时钟信号频率与反馈信号18之间的相位-频率差。信号DN指示输入到VCO中的电压的减小将减小在参考时钟信号频率与反馈信号18之间的相位-频率差。信号UN是信号UP的反相信号，信号DP是信号DN的反相信号。作为第一输入将直接从PFD20馈入的信号24提供给控制和接口电路22。
[0051]假定PFD在每一个参考时钟周期都提供信号24，则使其输出信号UP和DP离散化。来自PFD20的这些信号24还馈送到量化器电路34，例如图4中所示的，包括逻辑电路，其量化信号24，从而作为输出提供一系列数字调整信号36，包括UPINTN、UPINTP, DNINTP和DNINTNo UPINTP 是 UPINTN 的补码，DNINTN 是 DNINTP 的补码。
[0052]借助数字信号处理电路40进一步处理调整信号36，以向控制和接口电路22提供M比特宽的第二输入信号38。同样参考图5，处理电路40包括累加器42和Σ Δ调制器44。如图5所示，累加器42是可基于算法输入编程的。在所示实施例中，量化器电路34和累加器42在时钟信号CLKACC的控制下操作,它在这个实例中与参考信号16相同,但输入到累加器42的时钟信号可以与参考时钟信号的频率不同。累加器例如以IOOMHz速率接收一系列高分辨率，例如22比特宽的调整信号36UPINTP和DNINTP。累加器24在时钟信号CLKMOD的控制下操作，其例如可以是信号CLKACC的频率的三倍。
[0053]累加器42基于在从量化器24接收的例如(UPINTP - DNINTP)的调整信号36之间的差累加22比特值，其具有可编程增益以及高达22比特的分辨率。累加器42为η个样本执行相当于模拟电荷泵和电容器的功能:
[0054]ACC[n]=ACC[n_l]+GAIN*(UPINTP - DNINTP)。
[0055]可变GAIN控制累加器累加的速度。高GAIN值允许累加器42更快地累加。但高GAIN值还引入了更多的抖动，因为增大的积分环路增益，其使得稳定性退化。低GAIN值允许累加器以较慢速率累加。较低GAIN值还减小了积分环路增益，使得PLL更稳定。利用这些条件，定义了不同操作模式，并可以为至少三个模式选择最佳GAIN值:启动条件、正常操作模式和用于动态的操作模式的特定条件。
[0056]在PLL电路10的初始启动过程中，以开环模式将VC012的频率调整到极为接近预期频率的频率。本文所用的术语开环模式指代PLL电路10没有处于闭环模式中的状态。通常，在开环模式的调整值与预期频率之间的差是预期频率的0.5%到1%。一旦做出了调整，就关闭环路，以使得PLL进入其锁定模式中。积分环路随后起作用，以补偿0.5%到1%的频率偏移，从而确保PLL电路实现等于预期频率的最终VCO频率。由于累加器是22比特字，每个时钟周期累加一比特是极为缓慢的过程，如同以上用于ACC[n]的等式所证实的。为了加快锁定过程，提供了算法，其以对数方式为每一个时间周期调制GAIN。在一个实施例中，GAIN增益以极高值开始，例如212。对于经过的每一个可编程时间延迟，例如一微秒，GAIN变为先前的GAIN值除以2。这个时间延迟可以依据预设4比特寄存器来编程，其具有I到16微秒的范围。
[0057]GAIN=GAIN/2。
[0058]当GAIN等于8时，GAIN的减小停止。使用这个方法，PLL电路10实现了极为快速的频率锁定，同时比例路径确保了 VCO输出信号14也保持相位锁定。
[0059]在正常操作模式过程中，寄存器GAIN保持在固定值，例如23。只要外部条件干扰环路，用于动态的操作模式的特定条件就发生，导致VCO输出信号14的频率移动。PLL必须快速起作用，以便从这种干扰恢复并返回到锁定的频率和相位。但如上所述，积分环路具有相对慢的响应时间，并会需要相对长的时间段，以便用于PLL电路10从干扰恢复。
[0060]根据本发明的实施例，在一检测到连续UPINTP的重复周期时，或者一检测到连续DNINTP的重复周期时，就基于预设立的标准改变GAIN的值。标准可以设立周期的阈值数，在其间只有连续信号UPINTP或只有连续信号DNINTP，基于它的出现，根据程序改变GAIN。因此，GAIN动态地改变。例如，在给定时间段中进行的操作的正常模式的情况下，GAIN可以为23。如果阈值算法确定只对相同信号的连续出现进行计数的计数器达到阈值数(例如8，对应于8个连续信号UPINTP，或8个连续信号DNINTP的出现)，那么就触发GAIN的动态改变。
[0061]更具体地，如果在外部条件干扰PLL电路10后，累加器接收到一串连续信号UPINTP,即在任何信号UPINTP之间没有信号DNINTP，那么按照以下条件语句触发GAIN改变事件:
[0062]If (满足连续 UPINTP 或连续 DNINTP)，那么 GAIN=GAIN*2。
[0063]GAIN值一改变，阈值算法就将计数器复位为0，并且在一出现相同信号(例如UPINTP或DNINTP)的两个连续值时计数就重新开始。但如果在预定可编程时间中没有连续上升或下降，那么GAIN就按照
[0064]GAIN=GAIN/2
[0065]复位，从而还原在操作的正常模式期间施加的GAIN值，例如23。此外，每一次计数器递增到O值以上，但由于相同信号(例如UPINTP)的两个或多个连续值之后是不同的信号(例如DNINTP)而停止时，计数器就复位。
[0066]调制器44应用脉冲密度技术来将数字调整信号36转换为较高时钟速率(例如具有设定为600MHz的CLKMOD的频率)的一系列较低分辨率字(例如M=8比特)，作为到控制和接口电路22的第二输入信号38。施加信号38以调整VCO输出信号30。总之，第二输入信号38相关于参考信号16修改VCO输出信号14的频率，而第一输入信号，即直接馈入控制和接口电路22的信号24的部分，修改VCO输出信号14的相位。
[0067]本发明实施例的特征在于由控制和接口电路22提供的信号30包括三个分量，每一个都借助以下三个不同控制路径之一产生:比例电路路径，快积分电路路径和慢积分电路路径。图6A中示意性地示出了这个功能。电路22包括电流源信号驱动电路，本文也称为控制电路47，其向通往VC012的输入节点45的三条路径中的每一条提供控制信号isum。信号isum被传送到电路46，其形成快积分电路路径。信号isum随后通过低通滤波器49以提供信号Vbias。信号Vbias控制通过电路48的电流，电路48形成慢积分电路路径。信号Vbias还被馈送到比例电路路径的电路60、60’。同样参见图8。
[0068]控制电路47连接在电源电压轨Vdd与参考或地轨Vss之间。以其漏极52接到栅极54的FET50来形成二极管。低通滤波器电容器58连接在晶体管50的栅极54与源极56之间。两个数模转换器(DAC) 62,64并联连接在漏极52与Vss之间。
[0069]在示例性实施例中，DAC62提供稳态电流注入，其可基于四比特输入(M=4)编程。在VCO输出信号14的初始校准过程中设定来自DAC62的电流电平。DAC64从Σ Δ调制器44接收8比特(M=8)信号38，例如它可以以600MHz的时钟频率被馈入，以调制栅极电压信号isum，其直接或间接控制从三条电路路径中每一条馈送到输入节点45的信号。
[0070]比例电路路径
[0071]以如图6A中电路60所示的单端实现方式示出了比例电路路径的功能性实现方式。图8示出了比例路径电路的示例性差分实现方式，表示为电路60’。电路60、60’无需包括比例路径中的电荷泵与模拟环路滤波器。
[0072]比例路径电路60从PFD20接收脉冲信号UP和DP，其具有可变时间宽度。在UP与DP之间的脉冲宽度的差与时钟参考信号16和反馈信号18之间的相位差成比例。控制连接在Vdd与Vss之间的比例路径电路60以仅提供通过输入节点45到VC012的比例路径，或者仅提供通过具有紧密跟随VC012的阻抗特性的阻抗特性的复制电路65的路径，或者没有电流流过VC012或复制电路65。复制电路65位于节点Vkep与Vss之间。由每一条支路中的开关64或66来确定电流流过一条或另一条路径，即到VC012或者到复制电路65。开关64的操作由信号UP控制。当信号UP从低电平到高电平时开关64闭合。否则开关64断开。类似地，开关66的操作由信号DN控制。当信号DN从低电平到高电平时开关66闭合。否则开关66断开。
[0073]在比例路径中以FET68设置电流镜。参考图7A-7C的时序图，在信号UP与DP之间的相对延迟及在信号UP与DP之间的脉冲宽度的差控制开关64与66的操作的时序。
[0074]按照参考时钟信号16从低电压电平到高电压电平(例如处于高电压电平的50%)的转变，信号UP从逻辑低电平转变为逻辑高电平。类似的，按照参考时钟信号18从低电压电平到高电压电平(例如处于高电压电平的50%)的转变，信号DP从逻辑低电平转变为逻辑高电平。
[0075]当信号UP从逻辑低电压电平转变为逻辑高电压电平时，开关64从断开位置转变为闭合位置；当信号DP从逻辑低电平转变为逻辑高电压电平时，开关66从断开位置转变为闭合位置。
[0076]参考图7A，当参考时钟信号16的相位比反馈时钟信号18的相位领先时间Λ I1时，在信号DP从逻辑低电压电平转变为逻辑高电压电平之前时间At1时，信号UP从逻辑低电压电平转变为逻辑高电压电平。这导致在信号DP从逻辑低电压电平转变为逻辑高电压电平之前时间At1时，开关64从断开配置转变为闭合配置。当反馈时钟信号18从低电压电平转变为高电压电平，导致信号DP从逻辑低电压电平转变为逻辑高电压电平时，信号UP和信号DP于是都从逻辑高电压电平转变为逻辑低电压电平，从而将开关64、66中的每一个都设置为断开位置，终止流过比例路径电路60的电流。
[0077]参考图7B，当参考时钟信号16的相位比反馈时钟信号18的相位落后时间At2时，在信号UP从逻辑低电压电平转变为逻辑高电压电平之前时间At2时，信号DP从逻辑低电压电平转变为逻辑高电压电平。这导致在信号UP从逻辑低电压电平转变为逻辑高电压电平之前时间At2时，开关66从断开配置转变为闭合配置。当参考时钟信号16从低电压电平转变为高电压电平，导致信号UP从逻辑低电压电平转变为逻辑高电压电平时，信号UP和信号DP于是都从逻辑高电压电平转变为逻辑低电压电平，从而将开关64、66中的每一个都设置为断开位置，终止流过比例路径电路60的电流。
[0078]参考图7C，当参考时钟信号16与反馈时钟信号18之间没有相位差时，信号UP和信号DP同时从逻辑低电压电平转变为逻辑高电压电平，从而将开关64和66都保持在断开位置，避免任何电流流过比例路径电路60。信号UP和DP随后同时从逻辑高电压电平转变为逻辑低电压电平，而开关64和66仍保留在断开配置中，以致于没有电流流过比例路径电路60。
[0079]接下来，参考图8，电路60’包括第一和第二 PMOS FET80、82，每一个都以类似于电路60的方式，在连接在Vdd与Vss之间的两条交叉耦合支路84、86之一中充当电流镜。在这个实例中，FET80的源极连接到Vdd，FET80的漏极连接到两个PMOS FET90、92中的每一个的源极。作为到复制电路65的输入而连接FET90的漏极，作为到VC012的输入而连接FET92的漏极。FET82的源极连接到VDD，FET82的漏极连接到两个PMOS FET96、98中的每一个的源极。作为到VC012的输入而连接FET96的漏极，作为到复制电路65的输入而连接FET92的漏极。
[0080]如针对电路60所述的，FET90的栅极接收控制信号UP，同样如针对电路60所述的，FET98的栅极接收控制信号DN。FET92的栅极接收控制信号UN，它是控制信号UP的补码，FET96的栅极接收控制信号DP，它是控制信号DN的补码。
[0081]图9是示出在基于电路60’的比例电路路径的差分实现方式中控制信号的操作和得到的流过比例电路路径进入VC012的电流的时序图。由于控制信号UN和DN分别是UP和DP的补码，图9中仅明确显示了 UP和DP。
[0082]图9A示出了如参考图7A所述的，当参考时钟信号16的相位领先反馈时钟信号18的相位时的控制信号的逻辑电平和得到的到VC012的电流流动。在参考时钟信号16的相位比反馈时钟信号18的相位领先时间At1的情况下，相位检测器20将控制信号UP从逻辑低电压电平转变为逻辑高电压电平。这将FET90设置在非导通模式中，避免了电流从FET80流到复制电路65。在信号UP转变为逻辑高电压电平的同时，信号UN从逻辑高电压电平转变为逻辑低电压电平。这将FET92设置在导通模式中，在时间间隔At1期间，将电流从FET80送入VC012中。在时间间隔Λ &之前和期间(即如图7Α所示，在反馈时钟信号18从低电压电平转变为高电压电平之前)，控制信号DP处于逻辑低电压电平，补码DN处于逻辑高电压电平。这样，在FET92处于导通状态之前和期间，FET96也处于导通状态中，将电流从FET82送入VC012中。此外，在FET92和96处于导通状态的同时，FET98处于非导通模式中，避免了电流从FET82流到复制电路65。结果，在时间间隔Λ &期间，支路84和86都向VC012馈送电流，而复制电路65没有接收到电流。这样，在时间段At1期间，进入VCO的电流从稳态电平增加到较高电平。
[0083]一旦时间段At1过去，反馈时钟信号18从低电压电平转变为高电压电平，使得相位检测器20将控制信号DP从逻辑低电压电平转变为逻辑高电压电平，此后，相位检测器将信号UP和信号DP从逻辑高电压电平转变为逻辑低电压电平。同时，每一个的补码UN和DN都从逻辑低电压电平转变为逻辑高电压电平。在信号UP和DP处于逻辑低电压电平，信号UN和DN处于逻辑高电压电平的情况下，VCO仅通过FET96接收稳态电流电平，复制电路仅通过FET90接收类似的电流电平。
[0084]图9B示出了如参考图7B所述的，当参考时钟信号16的相位落后于反馈时钟信号18的相位时的控制信号的逻辑电平和得到的到VC012的电流流动。在参考时钟信号16的相位比反馈时钟信号18的相位落后时间At2的情况下，相位检测器20将控制信号DP从逻辑低电压电平转变为逻辑高电压电平。这将FET96设置在非导通模式中，避免了电流从FET82流到VC012内。在信号DP转变为逻辑高电压电平的同时，信号DN从逻辑高电压电平转变为逻辑低电压电平。这将FET98设置在导通模式中，在时间间隔At2期间，将电流从FET82送入复制电路12中。在时间间隔At2之前和期间(即如图7B所示，在参考时钟信号16从低电压电平转变为高电压电平之前)，控制信号UP处于逻辑低电压电平，补码UN处于逻辑高电压电平。这样，在FET98处于导通状态之前和期间，FET90也处于导通状态中，将电流从FET80送入复制电路65中。此外，在FET90和98处于导通状态的同时，FET92处于非导通模式中，避免了电流从FET80通过FET92流到VC012中。
[0085]结果，在参考时钟信号16的相位落后于反馈时钟信号18的相位的情况下，在时间间隔Λ t2期间，支路84和86都向复制电路65馈送电流，而VC012没有从任一支路84、86接收到电流。这样，在时间段At2期间，进入VCO的电流从稳态电平减小到较低电平。一旦时间段At2过去，参考时钟信号16从低电压电平转变为高电压电平，使得相位检测器20将控制信号UP从逻辑低电压电平转变为逻辑高电压电平，此后，相位检测器将信号UP和信号DP两者从逻辑高电压电平转变为逻辑低电压电平。同时，每一个的补码UN和DN都从逻辑低电压电平转变为逻辑高电压电平。在信号UP和DP处于逻辑低电压电平，信号UN和DN处于逻辑高电压电平的情况下，VCO再次仅通过FET96接收稳态电流电平，复制电路仅通过FET90接收类似的电流电平。
[0086]图9C示出了如参考图7C所述的，当参考时钟信号16与反馈时钟信号18之间没有相位差时的控制信号的逻辑电平和得到的到VC012的电流流动。当同时接收到参考信号16和反馈时钟信号18的前沿时，相位检测器20将控制信号UP和DP两者从逻辑低电压电平转变为逻辑高电压电平。这将FET90和96设置在非导通模式中，避免了电流从FET80流到复制电路65中，并避免了电流从FET82流到VC012中。在控制信号UP和DP转变为逻辑高电压电平的同时，控制信号UN和DN从逻辑高电压电平转变为逻辑低电压电平。这将FET92和98设置为导通，得到从FET80到VC012中的电流通路，和从FET82到复制电路65中的电流通路。这样，存在从FET92向VCO馈送电流且FET98向复制电路馈送电流的稳态设置到FET96向VCO馈送电流且FET90向复制电路馈送电流的持续时间段相对较短的设置的电流流动的交换。相位检测器随后将控制信号转变回对应于稳态条件的值，在此，UP和DP处于逻辑低电压电平，UN和DN处于逻辑高电压电平，使得VCO再次仅通过FET96接收稳态电流电平，复制电路仅通过FET96接收类似的电流电平。[0087]进一步参考图8和9，在没有脉冲UP和DP的情况下，一半电流流入复制电路65，一半电流流过VC012。两路电流从第一和第二 PMOS FET80、82流动。在没有脉冲UP和DP的情况下，电流沿从FET80通过FET90到复制电路65的第一路径流动，且电流沿从FET82通过FET96到VC012的第二路径流动。参考图9C，一旦发出脉冲UP和DP，电流就沿从FET80通过FET92到VC012的一条路径，并沿从FET82通过FET98到复制电路65的第二路径流动。
[0088]参考图9A，当信号UP领先信号DP时，当UP最初上升到电压电平高时(即在信号DP仍处于电压电平低的同时)，电流沿从FET80通过FET92到VC012的第一路径流动，并沿从FET82通过FET96到VC012的第二路径流动，以使得VCO接收相对于在信号UP达到逻辑高之前接收的电流的两倍电流。当信号DP也上升到电压电平高时，电流路径与参考图9C所述的相同，即一旦发出脉冲UP和DP，电流就沿从FET80通过FET92到VC012的一条路径，并沿从FET82通过FET98到复制电路65的第二路径流动。
[0089]参考图9C，当信号DP领先信号UP时，当DP最初上升到电压电平高时(即在信号DP仍处于电压电平低的同时)，电流沿从FET82通过FET98到复制电路65的第一路径流动，并沿从FET80通过FET90到复制电路65的第二路径流动，使得VC012没有从比例路径接收电流，同时复制电路65接收相对于在信号DP达到逻辑高之前接收的电流的两倍电流。当信号UP也上升到电压电平高时，电流路径与参考图9C所述的相同，即一旦发出脉冲UP和DP,电流就沿从FET80通过FET92到VC012的一条路径流动，并沿从FET82通过FET98到复制电路65的第二路径流动。
[0090]根据图9的所示实例的比例路径电路60’的操作的特征在于:由于不同FET同时导通和断开，转变相对平滑。在电路60’的示例性图示中，所有晶体管90、92、96和98都具有相同的特性。更普遍地，在其他实施例中，FET92、96和FET90、98配对。
[0091]在所示比例路径电路中，相对于输入到VC012中的电压，输入到复制电路65中的电压的稳定性不基于反馈。作为替代，为了使得在比例路径电路的操作过程中注入VCO的瞬时假信号(glitch)最小，复制电路65紧密地匹配VC012的电压一阻抗特性。图10中示出了复制电路65的实施例，其具有适当匹配VC012的特性的阻抗特性。认识到VC012是非线性器件，复制电路65是DC电路，其模仿VCO的输入阻抗特性。就是说，当到VC012的输入改变时，VCO的阻抗也改变。对于锁相环电路10中的VC012的预定或特性操作范围，图11示出了复制电路65的电压一电流特性Vkep如何追踪VC012的电压一电流特性VQSC。在锁相环(PLL)电路10不包含电荷泵电路以在电容器中存储用于输入到压控振荡器的电荷的情况下，复制电路65和VC012的阻抗特性非常匹配，以致于这两个阻抗器件的电流一电压特性在VCO的整个电压操作范围内都在彼此的5%以内。借助VC012与复制电路65实质上匹配的阻抗特性，系统不包含电荷泵电路以在电容器中存储用于输入到压控振荡器的电荷。
[0092]复制电路65的阻抗特性可以作为电压电平的函数而非常紧密地跟随压控振荡器的阻抗特性，以便允许当电压电平在复制电路65与VCO之间转换时，在不产生电压尖峰的情况下，电压电平在子电路65与压控振荡器12之间转换。更普遍地，当电压电平在复制电路与VC012之间转换时，可以将电压尖峰控制在O到施加到VCO的操作电压的2%之间的范围。
[0093]复制电路65是静态DC电路，其追踪诸如图1C的三级反相器环形振荡器的动态电路的阻抗特性。对于给定偏置及随之发生的频率响应f，三级的组延迟，即总体相移是360°。因此，这表示每一个反相器级都具有120°的延迟，且由于相移，每一个节点I1、12和13都将在任意给定时间处于不同电位(栅极接地)。关于图10的电路65，器件102是PMOSFET,具有连接到地的栅极。这对应于在一个栅极节点％、N2, N3的电位接近O时图1C的一个或多个PMOS晶体管。器件108是NMOS FET，具有连接到Vkep的栅极。这代表在一个节点I1A2A3的电位接近VQS。时图1C的一个或多个NMOS晶体管。PMOS FET104的栅极连接到在FET106与108之间的节点，导致既不低也不高的栅极电位，使得连接到在102与104之间的节点的NMOS FET104既不处于Vkep也不处于地电位。这对应于当节点在高状态(Vkep)和低状态(地)之间时在节点HN3之一上的电压电平。总之，器件102和108工作在三极管模式中，这对应于VCO环中一些晶体管的阻抗，所述晶体管由于它们的栅极偏置电压处于Veep或地而充分开关；而器件104和106工作在饱和模式中，这对应于VCO环形振荡器中一些晶体管的阻抗，它们由于它们的栅极被偏置在Vkep与地之间的电压而部分导通。
[0094]总之，比例路径电路60、60’从PFD20接收输入，PFD20产生脉冲，其中，脉冲宽度差与反馈时钟和参考时钟的相位差成比例。基于信号UP、UN、DP和DN，比例路径具有三个操作模式。在图9A中，参考时钟的相位显示为领先于反馈时钟，存在到VCO的正电流注入。在图9B中，参考时钟的相位显示为落后于反馈时钟。因此,存在到VCO的负电流注入。图9C示出了在参考时钟与反馈时钟之间没有相位不匹配的状况。因此，注入到VCO中的总净电流没有变化。
[0095]在过去，如参考图1B所述的，电荷泵、环路滤波器和跨导放大器对于从PFD进入VCO的上下全摆幅信号的转换是必要的。具有大无源器件的环路滤波器的使用是经过了 45纳米节点的单片电路制造工艺中日益增大的阻碍。此外，环路滤波器提供了到VCO的噪声传送路径。通过去除与图1的模拟PLL相关的电荷泵、环路滤波器和小信号Gm放大器，按照图3、6和8简化比例路径，导致了几个优点。小信号Gm放大器是宽带器件，因为它通常需要以高达几百兆赫兹的带宽来处理信号。因此，在以前的PLL电路中，来自电荷泵中电流源的大多数噪声以及来自图1C的电阻器R的热噪声直接通过Gm放大器进入VCO中。此外，Gm放大器固有的噪声被注入到VCO中。结果，高增益路径导致更大的噪声放大。去除这个块消除了不必要的噪声，否则它会从电荷泵、环路滤波器和Gm放大器产生。作为替代，在PLL电路10中，信号从PFD20直接发送到控制和接口电路22。PFD20的输出仅控制开关，如图6-9所述的。这个设计消除了噪声传播到VC012的路径。PLL电路10的另一个特点是电流源被重度滤波，导致减小的噪声电平。然而，使用该方法缺少增益限制了系统带宽。为了引入更多的增益，使得比例路径的DC电流相对高。在以前的PLL电路中，这通常会产生电流尖峰的重复产生和器件匹配的复杂性。因此，由于这些性能限制，以前没有使用这个架构。现在，通过提供如图6所示的分离VCO复制电路65，解决了这些问题。Vkep紧密地跟随VQSC，允许在不产生大电流尖峰的情况下，在复制电路65与VC012之间切换大电流。
[0096]参考图6A，构成快积分路径的电路46包括FET122，其连接在Vdd与输入节点45之间。FET122的源极端连接到Vdd，FET122的漏极端连接到节点45。快积分路径电路46可编程，且在本实施例中传导到VC012的总输入电流的最高20%，例如10%。传播通过快积分路径电路46的信号的截止频率受FET50的跨导和电容器58的限制。电容可选择以限制进入FET122的噪声量。器件122的带宽约为IOMHz。
[0097]仍参考图6A，形成慢积分路径的电路48包括FET126，其连接在Vdd与输入节点45之间。FET126的源极端子连接到Vdd，FET126的漏极端子连接到节点45。电路48包括低通滤波器49，信号通过它以在输入到FET126的栅极130之前去除高频噪声。低通滤波器49的带宽可编程，即可调整，例如可以在从5KHz到IMHz的范围内，从而将器件126和68的带宽限制在相同的范围。但通过比例路径电路的信号传播受开关64、66的控制(见图6A)，其中，器件68提供偏置电流。比例路径带宽受在输入节点45处的阻抗的限制，其在IOOMHz到400MHz之间变化。
[0098]快积分路径(电路46)和慢积分电路路径(电路48)控制VC012的频率。应用环境参数的变化，例如温度和电源电压，可以影响VCO输出信号14的频率。绝对温度中的变化改变晶体管开关速度，这导致VCO频率的变化。积分路径补偿起因于这些参数的VCO频率变化，并将VCO频率稳定在预期值。诸如片外电源电压和温度的参数以极低速率变化，通常在千赫兹速率或更低。因此，将慢积分路径设计为工作在低至5KHZ的带宽。但诸如参考时钟频率调制的其他参数可以设定为高达133KHz。将快积分环路设计为工作在IOMHz带宽，以确保它可以去除起因于参考时钟频率调制的频率误差。在两种情况下，带宽应高于可能的变化速率，以便迅速更正由这些及其他环境参数所产生的偏差。
[0099]为了使得VC012中的抖动最小，减小或消除来自电源轨的噪声是重要的。过去，线性调制器用于提供电源抑制。但此类实现方式需要反馈电路和参考电压。本发明实施例的特征在于既无需反馈电路也无需参考电压来提供电源抑制。如图6B中大致所示的，锁相环电路10包括电源抑制(PSR)子电路132，其被连接以向锁相环电路10的其他子电路133提供电源电压VDD，包括控制和接口电路22 (例如，快积分路径电路46、控制电路47、慢积分路径电路48和比例路径电路60、60’)。将图12 - 14中所示的PSR子电路132的示例性设计称为子电路132a、132b和132c。
[0100]相对于现在在PSR子电路环境下所述的晶体管器件以及参考锁相环电路10所示的其他器件，公开的实施例包含场效应晶体管(FET)，但本发明不局限于此。在利用FET的实施例的环境中，术语“区”指代晶体管不同且可识别的部分，例如源极、漏极和栅极，术语“区”可以与这些中的任意一个互换地使用，并可以与和这些中的一个电导通的端子互换地使用。本文使用的术语“源/漏极区”表示半导体区或通向半导体区的端子，其中，该区按照晶体管器件的源极或漏极而工作。滤波器或滤波器元件表示一个或多个电容器器件，其在本文中示出为双端子器件。
[0101]滤波器元件可以包括一个或多个电阻器，对滤波器元件的参考通常包括对阻抗网络的参考。术语滤波器指代可以是模拟滤波器或数字滤波器的滤波器。低通滤波器表示其频率特性为高于给定频率就存在明显信号衰减的滤波器。端子和连接可以指代接触点，其实现了连接，尽管在高度集成的电路中，物理连接并不以可以与其他导电材料隔离的不同连接点为特征。此外，对接收外部功率或电压源的连接点或端子的参考应理解为可以在电路操作过程中接收此类功率或电压，但在电路不操作时可以不存在的电路中的点。
[0102]图12的电路是滤波器电路的示例，其为示例性锁相环子电路133提供电源抑制。PSR子电路132a连接到示例性端子或连接点139，用以从在锁相环电路10以外的源接收第一电源电压Pv，并通过示例性连接137b向锁相环子电路133提供第二电源电压VDD。PSR子电路132a被配置为使NMOS晶体管136的漏极136d连接到示例性端子137a，在此可以从外部源提供电源电压Pv。NMOS晶体管136的源极136s被连接以通过示例性连接137b向锁相环子电路133提供电流。低通滤波器138连接在晶体管136的栅极136g与示例性端子或连接点139之间，用以在从外部电源电压源接收到第一电源电压Pv时，以从第一电源电压Pv得到的信号的滤波后形式驱动晶体管的高阻抗栅极136g。将信号的滤波后形式施加到栅极136g在源极端137b处提供了电压VDD，其在截止频率以上呈现出电源抑制，截止频率由滤波器设定，即部分由滤波器特性确定。低于截止频率，Vdd追踪Pv。高于截止频率，Vdd不追踪电源电压Pv中的变化。在其他实施例中，可以堆叠额外的NMOS晶体管和/或滤波器，以增大电源抑制的量。例如参见图12和13的电路。
[0103]图13的电路包括PSR子电路132b，其被连接以接收第一电源电SPv，并通过示例性连接137b向锁相环子电路133提供第二电源电压VDD。PSR子电路132b包括电阻器一电容器网络和多个PMOS晶体管。在这个实例中，示出了两个晶体管150、152，两个低通滤波器154、156和两个电阻器158、160，会理解，其他实施例可以包括额外的晶体管、低通滤波器和电阻器。晶体管150、152串联布置，其中晶体管150的源极150s连接到示例性电源端子137a，在此可以从PLL电路10外部的源提供电源电压Pv。PMOS晶体管150的漏极150d连接到PMOS晶体管152的源极152s。PMOS晶体管152的漏极152d被连接以通过示例性连接137b向锁相环子电路133提供电流。
[0104]两个PMOS晶体管150、152的高阻抗栅极150g、152g均连接到示例性端子或连接点139，在此可以从PLL电路10外部的源接收电源电压Pv。电阻器158和160位于Pv与参考端子Vss之间。两个低通滤波器154、156中的每一个都连接在电阻器158的不同侧上，而电阻器160进一步限制到Vss的电流流动。通过低通滤波器154连接晶体管150的栅极150g，在从外部电源电压源接收到第一电源电压Pv时，以从第一电源电压Pv得到的信号来驱动。
[0105]晶体管152的栅极152g通过低通滤波器514和电阻器158串联连接，在从外部电源电压源接收到第一电源电压Pv时，同样接收从第一电源电压Pv得到的信号，并以它来驱动。滤波器156连接在栅极152g与在电阻器158和电阻器160之间的连接点161之间。
[0106]借助这个设置，第一晶体管150的漏极150d提供到Vss的第一修改的限制电流流动。
[0107]滤波器154、156在端子137b提供电源电压VDD，端子137b在截止频率以上呈现出电源抑制，截止频率由滤波器154、156设定，即部分由滤波器特性确定。低于截止频率，Vdd追踪Pv。高于截止频率，Vdd不追踪电源电压Pv的变化。在其他实施例中，在子电路132b中可以包含额外的晶体管和滤波器，以增大电源抑制的量。
[0108]图14的电路包括PSR子电路132c，其被连接以接收第一电源电SPv，并通过示例性连接137b向锁相环子电路133提供第二电源电压VDD。PSR子电路132c包括电阻器一电容器网络和多个PMOS晶体管。在这个实例中，示出了两个PMOS晶体管150、152，两个低通滤波器154、156和两个电阻器158、160，会理解，其他实施例可以包括额外的晶体管、低通滤波器和电阻器。晶体管150、152串联布置，晶体管150的源极150s连接到示例性电源端子137a，在此可以从PLL电路10外部的源提供电源电压Pv。PMOS晶体管150的漏极150d连接到PMOS晶体管152的源极152s。PMOS晶体管152的漏极152d被连接以通过示例性连接137b向锁相环子电路133提供电流。两个PMOS晶体管150、152的高阻抗栅极150g、152g均连接到一个或多个示例性端子或连接点139，在此可以从PLL电路10外部的源接收电源电压Pv。电阻器158和160位于Pv与参考端子Vss之间。
[0109]低通滤波器154连接在电阻器158与160之间的节点161处，以使得晶体管150的栅极150g通过滤波器154和电阻器158串联连接，当在端子或连接点139处从外部电源电压源接收到第一电源电压PvW，将以从第一电源电压Pv得到的信号来驱动。电阻器160进一步限制到Vss的电流流动。低通滤波器156连接在晶体管152的栅极152g与端子或连接点139之间，以便在从外部电源电压源接收到第一电源电压Pv时，接收从第一电源电压Pv得到的信号，并以得到的信号驱动晶体管152的栅极152g。
[0110]滤波器154、156在端子137b处提供电源电压VDD，端子137b在截止频率以上呈现出电源抑制，截止频率由滤波器154、156设定，即部分由滤波器特性确定。低于截止频率，Vdd追踪Pv。高于截止频率，Vdd不追踪电源电压Pv的变化。在其他实施例中，可以进一步包含额外的PMOS晶体管和滤波器，以增大电源抑制的量。
[0111]在图12、13和14的设计中，将晶体管保持在饱和状态中，以提供最大电源抑制，但它们可以工作在其他区域中。借助图12 - 14的滤波器技术，调节的电源电压Vdd相对于Pv移动、取决于(up to)低通滤波器的带宽，而在以前的设计中，借助反馈调节到VCO的供电，以确保供电保持恒定。
[0112]总之，锁相环电路10以低于典型模拟PLL的抖动运行，但包含比模拟PLL数量更少的模拟块。在有利实施例中，VC012是模拟部件，而所有其他部件都是数字的，这使得设计更适合于低电压操作，对于当前和未来的小几何形状制造技术更为轻便。根据本发明的PLL电路还比PLL模拟设计对于工艺和环境的敏感性要小得多。PLL电路10的环路动态可由截止频率来描述:
[0113]Fcut_off=KVC0/(2 πΝ)Cl)
[0114]其中，Kvco是VCO的模拟调谐增益，N是PLL反馈除法器值(DIV/N)。如可从等式
(I)见到的，Ktoq是PLL电路10的环路动态中唯一工艺敏感的参数。这导致相对稳定的操作，使得PLL电路10非常鲁棒且适合于大量生产。
[0115]说明了多个发明特征。这些特征包括(I)锁相环电路，具有用于相位和频率控制的三条路径:比例路径、快积分路径和慢积分路径；(2)通过调整其用于环路动态中的带宽的慢积分路径的可编程控制；及(3)开放调节技术，其不使用反馈来实现电源抑制。比例路径借助其直接使用高达总VCO偏置电流的40%的开关电流而无需电荷泵、环路滤波器或等效数字PLL技术。一个实施例使用来自慢积分路径的滤波后的干净偏置电压，以偏置比例路径电流。此外，公开了新的静态无反馈复制电路，其追踪动态电路的平均开关电流。本文为许多应用公开了这些及其他概念，本文所示的实施例和特定应用不应理解为限制性的。
[0116]发明概念可以有利地应用于各种电子系统中。作为一个实例，需要在例如集成电路的器件之间增大的数据传输速率，并且出于各种原因，这些传输以通常称为串行化解串行化器的串行化器/解串行化器器件来执行。代替在器件之间进行η比特宽并行数据传输，将数据串行化，以减小并行化的程度。这减小了每一个器件的管脚数，但数据传输频率与管脚数减小的比率成反比地增大。通常，为了控制数据传输的移动，每一个器件都通过利用中间频率PLL电路倍增参考时钟速度来设立数据传输速率。利用形成在器件上的一个或多个串行化解串行化器(Serde)核心的每一个中的一个或多个其他PLL电路，可以进一步逐步提高所增大的时钟速度，以控制特定数据时钟功能。图15是简化的示意图，示出了第一器件164 (例如第一集成电路)中的串行化器162,从它将数据传输到第二器件168 (例如第二集成电路)中的解串行化器166。第一器件164是第一系统170的部件，可以安装在第一 pc板上。第二器件168是第二系统171的部件，可以安装在第二 pc板上。串行化器162从第一器件164内的电路167接收m比特宽并行数据，并将数据转换为并行数据的较低比特宽k，用于沿串行化数据线172传输到解串行化器166，其随后执行到原始m比特宽的数据传输后复原，用于由第二器件168中的其他电路在其上进行操作。串行化器162和解串行化器166每一个都包括一个或多个锁相环电路10,其接收参考时钟信号，以便于串行化器162的第一控制电路173的操作，或者解串行化器166的第二控制电路175的操作。m比特宽数据最初由串行化器的第一输入电路174接收，随后经过串行化块176中的并串转换，数据从串行化块176通过第一输出电路178，随后经由数据线172发送到芯片外。串行化的数据流由解串行化器166的第二输入电路184接收，随后经过解串行化块186中的串并转换，以重新产生m比特宽并行数据，其通过第二输出电路188，到达第二器件168中的其他电路190用于处理。图15中所示的锁相环电路10被耦合以控制电路173或175，以提供时序和控制，其确保了时序信号的稳定性，根据它来将数据串行化、传输并解串行化。这样，发明概念可以在两个分离的系统170和171上实现，每一个都具有器件，包括电路(i)用于执行数据从m比特宽并行排列到k比特宽并行排列的串行化，以便将数据传输到另一个器件，或者(ii)用于执行数据从k比特宽并行排列到m比特宽并行排列的解串行化，以便将数据传输到另一个器件，其中k〈m。
[0117]尽管参考特定实施例说明了本发明，但本领域技术人员会理解，本文公开的许多发明概念可以在各种电路应用和系统中实现。许多前述改进例如可以在延迟锁相环(DLL)电路中实现，以调整信号的相位或用于时钟恢复。尽管没有示出，但总体上参考前述附图，特别是锁相环电路10，本领域技术人员会理解，根据本发明的这种DLL电路会包括代替所示的相位和频率检测器20的相位检测器电路，和代替VC012的延迟门链。包含本发明特征的DLL电路例如可以集成到存储器设备中，例如集成到动态随机存取存储器(DRAM)设备。
[0118]此外，在不脱离本发明的精神的情况下，可以设想对所述实施例的各种修改，可以用等价物代替其元件。因此，本发明的范围仅由所附的权利要求来限定。
【权利要求】
1.一种锁相环电路，包括: 压控振荡器，其用于调整输出信号的相位特性或频率特性，具有第一输入端子和其上提供所述输出信号的输出端子； 相位频率检测器，其产生模拟VCO输入信号，所述模拟VCO输入信号指示在VCO输出信号与参考信号之间的相位差或频率差； 转换电路，其被耦合以将所述模拟VCO输入信号从模拟形式转换为数字形式，用以调整所述VCO输出信号； 信号驱动电路，其包括电流源，所述电流源的输出是控制信号，所述控制信号是通过将所述模拟VCO输入信号的所述数字形式输入到所述信号驱动电路而产生的； 第一输入电路，其向所述VCO的所述第一输入端子提供第一调整信号；以及第二输入电路，其响应于所述控制信号，向所述VCO的所述第一输入端子提供第二调整信号，其中: 所述第一调整信号基于输入到所述第一输入电路中的电路兀件的模拟形式的VCO输入信号，所述模拟形式的VCO输入信号用于控制所述第一调整信号；并且利用所述VCO输入信号的数字形式来确定所述控制信号，所述第二输入电路响应于所述控制信号而提供所述第二调整信号。
2.根据权利要求1所述的锁相环电路，其中，所述第一调整信号基于传播到所述第二输入电路中的所述控制信号。·
3.根据权利要求1所述的锁相环电路，其中，所述第一输入电路被耦合以接收高频范围中的频率含量被减少的、所述控制信号的第二形式。
4.根据权利要求1所述的锁相环电路，包括低通滤波器，所述低通滤波器被设置以通过减少所述高频范围中的频率含量来修改所述控制信号，从而向所述第一输入电路提供所述控制信号的第二形式。
5.根据权利要求1所述的锁相环电路，进一步包括第三输入电路，所述第三输入电路响应于控制信号而向所述VCO的所述第一输入端子提供第三调整信号。
6.根据权利要求1所述的锁相环电路，其中，所述第三输入电路被耦合以接收高频范围中的频率含量被减少的、所述控制信号的第二形式。
7.根据权利要求1所述的锁相环电路，其中，所述第一输入电路包括: 第一可变传导器件，其响应于所述控制信号，而将电流提供到所述第一输入电路中；以及 第二可变传导器件，其响应于所述VCO输入信号的模拟形式，而控制所述第一调整信号到所述VCO的所述第一输入端子的提供。
8.根据权利要求1所述的锁相环电路，其中: 所述信号驱动电路包括耦合到所述电流源的至少一个数模转换器；并且所述控制信号是基于输入到所述数模转换器的所述模拟VCO输入信号的数字形式而产生的。
9.根据权利要求1所述的锁相环电路，其中，所述第二输入电路包括: 快积分路径，其响应于所述控制信号，而向所述VCO的所述第一输入端子提供所述第二调整信号；以及慢积分路径，其响应于所述控制信号的滤波后形式，而向所述VCO的所述第一输入端子提供第三调整信号。
10.一种调整器件的输出信号的方法，包括: 产生模拟输入信号，其指示在所述输出信号与参考信号之间的相位差或频率差； 将所述模拟输入信号从模拟形式转换为数字形式，用以调整所述输出信号； 通过施加所述模拟输入信号的数字形式，利用电流源产生控制信号； 向所述器件的第一输入端子提供第一调整信号；以及 响应于所述控制信号，而向所述器件的所述第一输入端子提供第二调整信号，其中:将所述模拟输入信号以模拟形式施加到第一输入电路中的电路兀件，以控制所述第一调整信号；并且 利用所述输入信号的数字形式来确定所述控制信号，第二输入电路响应于所述控制信号而提供所述第二调整信号。
11.根据权利要求10所述的方法，其中，所述第一调整信号还基于所述控制信号。
12.根据权利要求10所述的方法，其中，提供所述第一调整信号的步骤包括: 提供第一可变传导器件，所述第一可变传导器件响应于所述控制信号而提供电流电平；以及 提供第二可变传导器件，所述第二可变传导器件响应于所述第一输入信号的模拟形式而控制所述第一调整信号到所述器件的所述第一输入端子的提供。
13.根据权利要求10所述的方法，`其中，通过向耦合到所述电流源的数模转换器提供所述输入信号的数字形式来调整所述电流电平以改变所述控制信号。
14.根据权利要求10所述的方法，其中，所述第二调整信号基于被施加到快积分路径中的第一电路元件的所述控制信号，所述方法进一步包括基于被施加到慢积分路径中的第二电路元件的所述控制信号的滤波后形式而提供第三调整信号。
15.一种包括用于改变周期信号10的特性的电路的系统，包括: 调整电路，其响应于输入信号来调整所述周期信号的特性，并且所述调整电路具有第一输入端子和输出端子，在所述输出端子上提供了作为输出信号的所述周期信号； 相位检测器，其产生模拟输入信号，所述模拟输入信号指示在所述输出信号与参考信号之间的相位差； 转换电路，其被耦合以将所述模拟输入信号从模拟形式转换为数字形式，用以调整所述输出信号； 信号驱动电路，其包括电流源，所述电流源的输出是控制信号，所述控制信号是通过将所述模拟输入信号的数字形式输入到所述信号驱动电路而产生的； 第一输入电路，其向所述调整电路的第一输入端子提供第一调整信号；以及 第二输入电路，其响应于所述控制信号，而向所述调整电路的所述第一输入端子提供第二调整信号，其中: 所述第一调整信号基于输入到所述第一输入电路中的电路元件的所述模拟形式的所述调整电路的输入信号，所述调整电路的输入信号用于控制所述所述第一调整信号；并且利用所述调整电路的输入信号的所述数字形式来确定所述控制信号，所述第二输入电路响应于所述控制信号而提供所述第二调整信号。
16.根据权利要求15所述的系统，其中，在器件上形成所述系统，所述器件包括电路，所述电路用于执行数据从m比特宽并行排列到k比特宽并行排列的串行化，以便将所述数据传输到另一个器件，或者用于执行数据从k比特宽并行排列到m比特宽并行排列的解串行化，以便将所述数据传输到另一个器件，其中k〈m。
17.根据权利要求15所述的系统，其中，所述调整电路被配置为锁相环电路。
18.根据权利要求17所述的系统，其中，所述调整电路包括压控振荡器，所述输出信号是所述压控振荡器的输出信号，并且所述相位检测器是产生模拟VCO输入信号的相位频率检测器，所述模拟VCO输入信号指示在VCO输出信号与所述参考信号之间的相位差和频率差。
19.根据权利要求15所述的系统，其中: 所述第一调整信号基于传播到所述第二输入电路中的所述控制信号；并且 所述第一输入电路被耦合以接收高频范围中的频率含量被减少的、所述控制信号的第二形式。
20.根据权利要求15所述的系统，其中，所述第一输入端子是所述VCO的第一输入端子，所述输出端子是所述VCO的输出端子，所述调整电路包括低通滤波器，所述低通滤波器被设置以通过减少高频范围中的频率含量来修改所述控制信号，从而向所述第一输入电路提供所述控制信号的第二形式。
21.根据权利要求17所述的锁相环电路，进一步包括第三输入电路，所述第三输入电路响应于控制信号而向所述VCO的所述第一输入端子提供第三调整信号。
22.根据权利要求1所述的锁相环电路，其中，所述第二输入电路包括: 快积分路径，其响应于所述控制信号，而向所述VCO的所述第一输入端子提供所述第二调整信号；以及 慢积分路径，其响应于所述控制信号的滤波后形式，而向所述VCO的所述第一输入端子提供第三调整信号。
23.—种包含锁相环电路的系统,包括: 压控振荡器，其具有第一输入端子和输出端子，其中所述第一输入端子用于调整输出信号的特性，并且所述输出信号在所述输出端子上提供； 相位频率检测器电路，其产生第一检测器信号和第二检测器信号，其中所述第一检测器信号指示在VCO输出信号与参考信号之间的相位差，而所述第二检测器信号指示在所述VCO输出信号与所述参考信号之间的频率差，所述检测器电路具有第一输入端子和第二输入端子，其中所述第一输入端子用于接收所述参考信号，所述第二输入端子用于接收所述VCO输出信号； 控制电路，其被连接以接收所述第二检测器信号，并提供控制信号，所述控制信号具有高频范围中的频率含量和低频范围中的频率含量； 第一输入电路，其响应于所述第一检测器信号而提供指不相位差的第一 VCO输入信号; 第二输入电路，其响应于所述控制信号而提供指示在所述VCO输出信号与所述参考信号之间的频率差的第二 VCO输入信号；以及 第三输入电路，其减少所述控制信号的高频范围中的频率含量，并响应于所述控制信号的低频范围中的频率含量而向所述VCO提供作为输入的第三VCO输入信号，其中，所述第一输入电路、所述第二输入电路和所述第三输入电路被连接以在所述VCO的所述第一输入端子处提供所述第一 VCO输入信号、所述第二 VCO输入信号和所述第三VCO输入信号中的全部。
24.根据权利要求23所述的电路，其中，所述第二检测器信号是所述第一检测器信号的数字化形式。
25.根据权利要求23所述的电路，其中，所述相位频率检测器电路所产生的所述第二检测器信号是由所述控制电路接收的数字。
26.根据权利要求23所述的系统，其中，所述系统包括串行化或解串行化电路，所述串行化或解串行化电路包括锁相环电路。
27.—种调整器件的输出信号的方法，包括: 产生第一检测器信号和第二检测器信号，其中所述第一检测器信号指示在所述输出信号与参考信号之间的相位差，而所述第二检测器信号指示在所述器件的输出信号与所述参考信号之间的频率差； 基于所述第一检测器信号，向所述器件提供第一输入信号，以调整在所述输出信号与所述参考信号之间的相位差； 基于所述第二检测 器信号，产生第一控制信号，所述控制信号具有高频范围中的频率含量和低频范围中的频率含量； 基于所述控制信号，向所述器件提供第二输入信号，以减小在所述器件的输出信号与所述参考信号之间的频率差； 基于所述第二检测器信号，提供第二控制信号，所述第二控制信号相对于第一控制信号具有在所述高频范围中相对低的频率含量和在低频范围中相对高的频率含量；以及基于所述第二控制信号，向所述器件提供第三输入信号，以减小在所述器件的输出信号与所述参考信号之间的频率差。
28.根据权利要求27所述的方法，其中，将所述第一输入信号、所述第二输入信号和所述第三输入信号全都提供给所述器件的公共输入端子，以调整所述器件的输出信号的特性。
29.根据权利要求27所述的方法，其中，所述第二检测器信号是数字信号，并且所述第一控制信号基于被输入到数模转换器的所述数字信号，以调制所述第一控制信号。
30.一种包含锁相环电路的系统,所述系统包括: 压控振荡器，其用于调整输出信号的相位或频率特性，所述压控振荡器具有第一输入端子和输出端子，输出信号在所述输出端子上提供； 相位频率检测器，其产生第一 VCO输入信号,所述第一 VCO输入信号指不在VCO输出信号与参考信号之间的相位差，并指示在所述VCO输出信号与所述参考信号之间是否存在频率差; 转换电路，其被耦合以将所述第一 VCO输入信号转换为数字字，用以调整所述VCO输出信号; 控制电路，其连接在电源端子与参考端子之间且包括电流源和至少一个数模转换器，所述控制电路基于输入到所述数模转换器的所述数字字而产生积分路径输入信号；慢积分路径电路，其包括第一晶体管器件和低通滤波器，所述滤波器被连接以接收积分路径输入信号并向所述第一晶体管器件的第一端子提供所述积分路径输入信号的低通滤波形式，以控制通过所述第一晶体管器件的传导，并从所述第一晶体管器件提供第一调整信号，用于所述VCO输出信号的频率的调整；以及 快积分路径电路，其包括第二晶体管器件，所述第二晶体管器件被连接以接收没有被所述低通滤波器滤波的所述积分路径输入信号，所述积分路径输入信号控制通过所述第二晶体管器件的传导，以从所述第二晶体管器件提供第二调整信号，用于所述VCO输出信号的频率的调整。
31.根据权利要求30所述的系统，进一步包括比例路径开关电路，所述比例路径开关电路连接在所述电源端子与所述VCO的第一输入端子之间且包括第三晶体管器件，所述第三晶体管器件被连接以接收所述第一 VCO输入信号，用以控制在所述电源端子与所述VCO的第一输入端子之间的传导，以便从所述第三晶体管提供第三调整信号，用于相对于所述参考信号调整所述VCO输出信号的相位。
32.根据权利要求30所述的电路，进一步包括第四晶体管器件，所述第四晶体管器件被连接以接收积分路径输入信号，所述积分路径输入信号控制通过所述第四晶体管器件的传导，通过所述第四晶体管器件的传导控制通过所述第三晶体管器件的电流。
33.根据权利要求30所述的电路，其中，连接所述第四晶体管和所述低通滤波器，以使得所述第四晶体管接收作为所述积分路径输入信号的所述积分路径输入信号的低通滤波形式，从而控制通过所述第四晶体管器件的传导。
34.根据权利要求30所述的电路，其中，在不向充当积分器的电容器提供电流脉冲的情况下，将所述第一 VCO输入信号提供给所述VCO的第一输入端子。
35.根据权利要求30所述的电路，其中，在不利用电荷泵向所述VCO提供电流脉冲的情况下，将所述第一 VCO输入·信号提供给所述VCO的第一输入端子。
36.根据权利要求35所述的电路，其中，在不利用电荷泵向所述VCO提供电流脉冲的情况下，将所述第一 VCO输入信号提供给所述VCO的第一输入端子。
37.根据权利要求30所述的电路，其中，所述第一晶体管器件和所述第二晶体管器件均连接到所述VCO的第一输入端子。
38.根据权利要求30所述的系统，其中，在包括串行化或解串行化电路的器件上形成所述锁相环电路。
39.根据权利要求30所述的系统，其中，所述系统包括串行化或解串行化电路，并且所述串行化或解串行化电路包括所述锁相环电路。
40.一种包含锁相环电路的系统,所述系统包括: 压控振荡器，其具有第一输入端子和输出端子，其中所述第一输入端子用于选择输出信号的相位和频率特性，所述输出信号在所述输出端子上提供； 相位频率检测器，其产生第一 VCO输入信号,所述第一 VCO输入信号指不在所述VCO输出信号与参考信号之间的相位差、和在所述VCO输出信号与所述参考信号之间是否存在频率差; 电路，其被耦合以将所述第一 VCO输入信号转换为数字信号，并利用所述数字信号产生积分路径输入信号；以及第一积分路径电路，其包括第一晶体管器件和可编程低通滤波器，所述滤波器被连接以接收所述积分路径输入信号，并向所述第一晶体管器件的第一端子提供所述积分路径输入信号的低通滤波形式，以控制通过所述第一晶体管器件的传导，并从所述第一晶体管器件提供第一调整信号，用于所述VCO输出信号的频率的调整。
41.根据权利要求40所述的系统，其中，可编程地控制所述低通滤波器的带宽以在从5KHz到IMHz的范围中变化，从而将所述第一晶体管器件的操作限制于为所述低通滤波器选择的选定带宽范围。
42.根据权利要求41所述的系统，其中，所述第一晶体管器件是场效应晶体管，所述积分路径输入信号的低通滤波形式被作为输入提供给所述第一晶体管器件的栅极端子，以控制在具有第一输入端子的压控振荡器的所述第一输入端子与电源电压端子之间的传导。
43.根据权利要求40所述的系统，其中，所述第一积分路径电路是慢积分路径电路，所述系统进一步包括快积分路径电路，所述快积分路径电路包括第二晶体管器件，所述第二晶体管器件被连接以接收没有被所述低通滤波器滤波的所述积分路径输入信号，所述积分路径输入信号控制通过所述第二晶体管器件的传导，以从所述第二晶体管器件提供第二调整信号，用于所述VCO输出信号的频率的调整。
44.根据权利要求43所述的系统，其中，所述快积分路径电路和所述慢积分电路路径电路控制所述VCO的频率。
45.根据权利要求43所述的系统，其中，所述慢积分路径电路补偿在千赫兹范围或更低频率范围内起因于片外电源电压改变和温度改变的VCO频率变化。
46.根据权利要求43所述的系统，其中，所述慢积分路径电路工作在5kHz的带宽上。
47.根据权利要求43所述的系统，其中，所述快积分电路工作在确保消除了起因于参考时钟频率调制的频率误差或变化的频率范围内。`
48.根据权利要求47所述的系统，其中，所述快积分电路工作在IOMHz的频率范围内，以确保它可以消除起因于参考时钟频率调制的频率误差。
49.根据权利要求43所述的系统，进一步包括连接在所述电源端子与所述VCO的第一输入端子之间的比例路径开关电路，所述比例路径开关电路包括第三晶体管器件，所述第三晶体管器件被连接以接收所述第一 VCO输入信号，用以控制在所述电源端子与所述VCO的第一输入端子之间的传导，以便从所述第三晶体管提供第三调整信号，用于相对于所述参考信号调整所述VCO输出信号的相位。
50.根据权利要求40所述的系统，进一步包括第二晶体管器件和第三晶体管器件，所述第二晶体管器件被连接以接收所述积分路径输入信号的低通滤波形式，并且进一步被连接在所述第二晶体管的端子与所述VCO的第一输入端子之间，以控制电流通过所述第二晶体管器件流到所述VCO的第一输入端子。
51.根据权利要求40所述的系统，其中，所述系统包括串行化或解串行化电路，并且所述串行化或解串行化电路包括所述VC0、所述相位频率检测器和所述第一积分路径电路。
52.一种操作锁相环电路的方法，所述锁相环电路是具有如下部分的类型的锁相环电路:压控振荡器，用于基于第一 VCO输入信号而选择来自所述VCO的输出信号的相位特性和频率特性；被耦合成将所述第一 VCO输入信号转换为数字信号并利用所述数字信号产生积分路径输入信号的电路；以及第一积分路径电路，包括第一晶体管器件和低通滤波器，所述低通滤波器被连接以接收所述积分路径输入信号，所述方法包括: 将所述低通滤波器的通带宽度调整到选定的范围，以使得所述第一积分路径电路的操作向所述第一晶体管器件的第一端子提供所述积分路径输入信号的低通滤波形式，以控制通过所述第一晶体管器件的传导，并从所述第一晶体管器件提供第一调整信号，用于VCO输出信号的频率的调整，其中，所述低通滤波器的带宽的调整将所述第一晶体管器件的操作限制于为所述低通滤波器选择的所选定的带宽范围。
53.根据权利要求52所述的方法，其中，可编程地控制所述低通滤波器的带宽，以在从5KHz到IMHz的范围内变化，从而将所述第一晶体管器件的操作限制于5KHz到IMHz的范围。
54.根据权利要求52所述的方法，进一步包括配置所述锁相环电路以在系统中操作，其中所述系统包括串行化或解串行化电路，并且所述串行化或解串行化电路包括所述锁相环电路。
55.一种电子系统，包括第一子电路和第二子电路，所述第一子电路被布置为向所述第二子电路提供电源电压VDD，所述电源电压VDD是能够从外部电源获得的功率PV的滤波后形式，所述第一子电路包括: 第一场效应晶体管，其具有第一源/漏极区、第二源/漏极区和栅极区；以及 第一低通滤波器，其被耦合以在所述第二子电路的操作过程中从所述外部电源接收信号，所述滤波器还被耦合以向所述第一晶体管的栅极提供所述电源信号的滤波后形式，以使得当所述第一晶体管的所述第一源/漏极区被连接以从所述外部电源接收功率且所述第一晶体管的栅极接收 所述电源信号的滤波后形式时，所述第一晶体管的所述第二源/漏极区提供从所述电源接收的所述功率PV的第一修改形式。
56.根据权利要求55所述的系统，其中，当所述第一晶体管被连接以从所述外部电源接收功率且所述第一晶体管的栅极接收所述电源信号的滤波后形式时，将从所述电源接收的所述功率Pv的第一修改形式作为所述电源电压VDD提供给所述第二子电路。
57.根据权利要求55所述的系统，进一步包括: 第二场效应晶体管，其具有第一源/漏极区、第二源/漏极区和栅极区，所述第二晶体管包括被耦合以接收从所述外部电源接收的功率(PV)的第一修改形式的第一源/漏极区； 第一电阻器；以及 第二低通滤波器，其与所述第一电阻器串联耦合，以在所述第二子电路的操作过程中从所述电源接收信号，所述第二滤波器被连接以向所述第二晶体管的栅极提供所述电源信号的第二滤波后形式，以使得当所述第一晶体管的所述第一源/漏极区从所述外部电源接收功率Pv且所述第二滤波器向所述第二晶体管的栅极提供所述电源信号的第二滤波后形式时，所述第二晶体管的第二源/漏极区根据施加到所述第二晶体管的栅极的所述电源信号的第二滤波后形式来提供所述功率PV的第二修改形式。
58.根据权利要求57所述的系统，其中，所述第二子电路被耦合以接收所述功率PV的第二修改形式。
59.根据权利要求55所述的系统，其中，所述电源信号的所述第二滤波后形式的施加为所述第二晶体管的栅极提供栅极电压，所述栅极电压在高于部分地由滤波器特性决定的截止频率时提供电源抑制。
60.根据权利要求57所述的系统，其中，所述电源信号的所述第二滤波后形式的施加为所述第二晶体管的栅极提供栅极电压，所述栅极电压在高于部分地由滤波器特性决定的截止频率时提供电源抑制。
61.根据权利要求57所述的系统，进一步包括第二电阻器，所述第二电阻器被配置成与所述第一电阻器串联，所述第一电阻器和所述第二电阻器位于参考端子VSS与在能够从所述外部电源获得功率时用于接收所述功率PV的连接之间，当所述第一晶体管的所述第一源/漏极区被连接以接收所述功率PV时，所述第二电阻器对流到所述参考端子VSS的电流进行限制。
62.根据权利要求55所述的系统，进一步包括: 第二场效应晶体管，其具有第一源/漏极区、第二源/漏极区和栅极区，所述第二晶体管包括被耦合以接收从所述电源接收的所述功率的第一修改形式的第一源/漏极区； 第一电阻器，其与所述第一低通滤波器串联耦合，以在所述第二子电路的操作过程中从所述电源接收信号；以及 第二低通滤波器，其被耦合以在所述第二子电路的操作过程中从所述电源接收信号，所述第二滤波器被耦合以向所述第二场效应晶体管的栅极提供所述电源信号的第二滤波后形式，以使得当所述第一场效应晶体管的所述第一源/漏极区被连接以从所述外部电源接收功率PV且所述第二滤波器向所述第二晶体管的栅极提供所述电源信号的所述第二滤波后形式时，所述第二晶体管的所述第二源/漏极区根据施加的用于调制所述第二晶体管的栅极电压的所述电源信号的所述第二滤波后形式来提供所述功率PV的第二修改形式。
63.根据权利要求62所述的系统，进一步包括第二电阻器，所述第二电阻器被配置成与所述第一电阻器串联，所述第一电阻器和所述第二电阻器位于参考端子VSS与在能够从所述外部电源获得功率时用于接收所述功率PV的连接之间，当所述第一晶体管的所述第一源/漏极区被连接以接收所述功率PV时，所述第二电阻器对流到所述参考端子VSS的电流进行限制。
64.根据权利要求62所述的系统，其中，所述电源信号的所述第二滤波后形式的施加为所述第二晶体管的栅极提供栅极电压，所述栅极电压在高于部分地由滤波器特性决定的截止频率时提供电源抑制。
65.根据权利要求55所述的系统，其中，所述第二子电路包括从以下电路所构成的组中选择的电路:控制和接口电路、快积分路径电路、控制电路、慢积分电路路径电路或比例路径电路。
66.根据权利要求55所述的系统，其中，所述系统包括串行化或解串行化电路，并且所述第二子电路包括作为所述串行化或解串行化电路的部件的锁相环电路。
67.根据权利要求66所述的系统，其中，所述锁相环电路包括快积分路径电路、慢积分电路路径电路和比例路径电路。
68.一种改变第一周期信号相对于第二周期信号的相位或频率的方法，所述第一周期信号从具有非线性阻抗特性的第一非线性器件输出，所述器件具有电压操作范围，所述方法包括: 提供可变时间宽度的离散控制信号类型，其中，所述可变时间宽度与在所述第一信号和所述第二信号之间的相位差成比例，所述信号类型中的第一信号类型指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率的负差，并且所述信号类型中的第二信号类型指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率的正差； 将所述第一类型的控制信号周期性地施加到第一开关器件，以控制沿第一电路路径的电流流动，从而调整从所述第一非线性器件输出的第一信号的相位特性或频率特性，其中所述第一电路路径是从电压源(VDD)经过所述第一开关器件、经过所述第一非线性器件而到达参考电压端子(VSS)的路径；以及 将所述第二类型的信号周期性地施加到第二开关电路，以控制沿与所述第一电路路径并联的第二电路路径的电流流动，其中所述第二电路路径是从所述电压源经过所述第二开关器件、经过具有非线性阻抗特性的第二阻抗器件而到达所述参考电压端子的路径， 其中，所述第一开关器件和所述第二开关器件响应于所述第一类型的信号和所述第二类型的信号的变化而被操作，以在所述第一电路路径和所述第二电路路径之间切换电流流动，使得电流有时仅流过所述第一电路路径，有时仅流过所述第二电路路径，其中: 所述系统不包含用以在电容器中存储用于输入到所述压控振荡器的电荷的电荷泵电路；并且 所述第一非线性器件和所述第二非线性阻抗器件的阻抗特性非常匹配，以至于所述第一阻抗器件和所述第二阻抗器件的电流-电压特性在所述VCO的整个电压操作范围中在彼此的百分之五以内。
69.根据权利要求68所述的方法，其中，为了改变所述第一周期信号的相位或频率，在将所述信号类型施加到所述开关器件的情况下:(i)在所述第一周期信号或所述第二周期信号的周期的一部分期间，所述第一开关器件和所述第二开关器件中的一个开关器件处于导通模式中，而另一个开关器件没有处于导通模式中，从而仅提供通过第一支路中的所述第一阻抗器件的电流流动，或者仅提供通过第二支路中的所述第二阻抗器件的电流流动，或者不提供通过所述第一阻抗器件`电流流动和通过所述第二阻抗器件的电流流动。
70.根据权利要求68所述的方法，其中，所述第一阻抗器件是压控振荡器。
71.—种包括比例路径电路的系统，用于基于比较器的输出来改变第一周期信号相对于第二周期信号的相位或频率，所述系统包括: 检测器，其用于确定在所述第一信号和所述第二信号之间的相位差或频率差，并且所述检测器提供具有与在所述第一信号和所述第二信号之间的相位差成比例的可变时间宽度的离散周期信号类型，所述信号类型中的第一信号类型指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率的负差，并且所述信号类型中的第二信号类型指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率的正差； 开关电路，其包括第一并联支路和第二并联支路，每一条支路都连接在电源电压连接VDD与参考电压连接VSS之间，每一条支路都包括第一开关器件和负载器件，所述第一支路的开关器件和所述第二支路的开关器件均被耦合以接收作为输入信号的一个不同的信号类型，从而将所述开关器件设置于在所述电源电压连接与所述参考电压连接之间传导电流的模式中，或者将所述开关器件设置于非导通模式中， 其中，在电路操作过程中，为了改变所述第一周期信号的相位或频率，在将所述信号类型施加到所述开关器件的情况下:(i)在所述第一周期信号或所述第二周期信号的周期的一部分At期间，所述第一开关器件和所述第二开关器件中的一个开关器件处于导通模式中，而另一个开关器件没有处于导通模式中，从而仅提供通过所述第一支路中的负载器件的电流流动，或者仅提供通过所述第二支路中的负载器件的电流流动，或者不提供通过任一负载器件的电流流动。
72.根据权利要求71所述的比例路径电路，其中，所述周期的所述部分At基于在所述第一周期信号从第一电压电平转变为第二电压电平时与在所述第二周期信号从所述第一电压电平转变为所述第二电压电平时之间的时间差。
73.根据权利要求72所述的比例路径电路，其中，所述第一电压电平是低电压电平，所述第二电压电平是高电压电平。
74.根据权利要求71所述的系统，其中，在电路操作过程中，提供所述第一信号类型来指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率增大，并且提供所述第二信号类型来指示所述第一周期信号的相位或频率相对于所述第二周期信号的相位或频率减小。
75.根据权利要求71所述的系统，其中，在电路操作过程中，在所述第一周期信号或所述第二周期信号的所述周期的除了所述周期的所述部分At期间以外的的一部分期间，所述开关器件提供通过一个所述负载器件的稳态电流流动。
76.根据权利要求71所述的系统，其中，在电路操作过程中，在所述第一周期信号或所述第二周期信号的所述周期的除了所述周期的所述部分At期间以外的的一部分期间，所述开关器件提供通过两个负载器件的稳态电流流动。
77.根据权利要求71所述的系统，其中: 所述第一支路和所述第二支路中的每一条支路都包括第二开关器件，所述第二开关器件与位于同一支路中的所述第一开关器件并联；并且 每一个所述第二开关器件都受到与施加到同一支路的所述第一开关器件的信号类型相反的信号类型的控制。
78.根据权利要求77所述的系统，其中: 在所述周期中的稳态电流流动的所述部分期间，每一条支路中的一个开关均向一个所述负载器件提供传导，而另一个开关处于非导通模式中。
79.根据权利要求71所述的系统，其中，所述第一支路的负载器件是压控振荡器，所述第二支路的负载器件是子电路，所述子电路具有与所述压控振荡器的阻抗特性实质上匹配的阻抗特性，并且所述系统不包含用以在电容器中存储用于输入到所述压控振荡器的电荷的电荷泵电路。
80.根据权利要求71所述的系统，其中: 所述第一支路的负载器件是压控振荡器，所述第二支路的负载器件是子电路，所述子电路具有与所述压控振荡器的阻抗特性实质上匹配的阻抗特性；并且 所述子电路的阻抗特性作为电压电平的函数而非常紧密地跟随所述压控振荡器的阻抗特性，以便允许在不产生大于输入到所述压控振荡器的电压电平的5%的电压尖峰的情况下，在所述子电路与所述压控振荡器之间切换电压电平。
81.根据权利要求80所述的系统，其中，所述子电路的阻抗特性作为电压电平的函数而非常紧密地跟随所述压控振荡器的阻抗特性，以便允许在不产生大于输入到所述压控振荡器的电压电平的2%的电压尖峰的情况下，在所述子电路与所述压控振荡器之间切换电压电平。
82.根据权利要求80所述的系统，其中，所述子电路的阻抗特性作为电压电平的函数而非常紧密地跟随所述压控振荡器的阻抗特性，以便允许在不产生大于输入到所述压控振荡器的电压电平的1%的电压尖峰的情况下，在所述子电路与所述压控振荡器之间切换电压电平。
83.根据权利要求82所述的系统，其中，所述子电路的阻抗特性作为电压电平的函数而非常紧密地跟随所述压控振荡器的阻抗特性，以便避免在所述子电路与所述压控振荡器之间切换电压电平时产生任何电压尖峰。
84.根据权利要求68所述的系统，其中，所述第一负载器件是三级反相器环形振荡器，而所述第二负载器件是具有的特性追踪所述振荡器的阻抗特性的子电路。
85.一种适合于追踪振荡器的阻抗特性的电路，包括第一 PMOS FET、第二 PMOS FET、第一NMOS FET和第二NMOS FET，其中:所述第一PMOS FET具有被连接以接收参考电压的栅极区；所述第二 NMOS FET具有被连接以接收电源电压电平(Vrep)的栅极区；所述第二 PMOSFET具有连接到处于所述第一 NMOS FET和所述第二 NMOS FET之间的节点的栅极区；并且所述第一 NMOS FET具有连接到处于所述第一 PMOS FET和所述第二 PMOS FET之间的节点的栅极区。
86.根据权利要求85所述的电路，其中，所述振荡器是三级反相器环形振荡器，而所述第一 PMOS FET和所述第二 NMOS FET以三极管模式操作，所述三极管模式与当相关栅极偏置电压处于电源电压电平(Vrep)或参考电平(地)时所述振荡器中的完全导通的FET晶体管的阻抗相对应，而所述第二 PMOS FET和所述第一 NMOS FET以饱和模式操作，所述饱和模式与当相关栅极被偏置在所述电源电压电平(Vrep)和所述参考电平(地)之间的电压时所述振荡器中的部分导通的FE·T晶体管的阻抗相对应。
87.一种电子系统，包括锁相环电路，所述系统包括: 压控振荡器，其具有第一输入端子及输出端子，其中所述第一输入端子用于选择输出信号的相位特性和频率特性，并且输出信号在所述输出端子上提供； 相位频率检测器，其产生第一 VCO输入信号,所述第一 VCO输入信号指不在VCO输出信号与参考信号之间的相位差、和在所述VCO输出信号与所述参考信号之间的频率差； 转换电路，其被耦合以将所述第一 VCO输入信号转换为数字字； 控制电路，其连接在电源电压端子与参考电压端子之间，并且包括电流源和至少一个数模转换器，所述控制电路被配置为基于输入到所述数模转换器的所述数字字而产生积分路径输入信号； 第一积分路径电路，其包括第一晶体管器件和低通滤波器，所述滤波器被连接以接收所述积分路径输入信号，并向所述第一晶体管器件的第一端子提供所述积分路径输入信号的低通滤波形式，以控制通过所述第一晶体管器件的传导，并从所述第一晶体管器件提供第一调整信号，用于所述VCO输出信号的频率的调整；以及 比例路径开关电路，其连接在电源端子与所述V⑶的所述第一输入端子之间，包括: 第二晶体管器件，其被连接以接收所述第一 VCO输入信号，以控制在所述电源端子与所述VCO的所述第一输入端子之间的传导，以便从所述第二晶体管提供第二调整信号，用于相对于所述参考信号调整所述VCO输出信号的相位；以及 第三晶体管器件，其连接到所述低通滤波器，以接收所述积分路径输入信号的滤波后形式，以控制通过所述第三晶体管器件的传导，通过所述第三晶体管器件的传导对通过所述第二晶体管器件的电流进行控制。
88.根据权利要求87所述的系统，进一步包括: 第二积分路径电路，其包括第四晶体管器件122，所述第四晶体管器件被连接以接收未被所述低通滤波器滤波的所述积分路径输入信号，所述第二积分路径输入信号控制通过所述第四晶体管器件的传导，以从所述第四晶体管器件提供第三调整信号，用于所述VCO输出信号的频率的调整。
89.根据权利要求87所述的系统，其中，所述比例电路被配置为提供第一电路路径，电流通过所述第一电路路径从所述电源电压端子流过受所述积分路径输入信号的滤波后形式控制的所述第三晶体管器件、流过受所述第一 VCO输入信号控制的所述第二晶体管器件、并流到所述VC0。
90.根据权利要求85所述的系统，进一步包括受所述第一VCO输入信号控制的第五晶体管，所述电路包括第二电路路径，电流通过所述第二电路路径从所述电源电压端子流过受所述积分路径输入信号的滤波后形式控制的所述第三晶体管器件、流过受所述第一 VCO输入信号控制的所述第五晶体管器件、并流到所述参考电压端子。
91.根据权利要求90所述的系统，进一步包括阻抗器件，所述阻抗器件位于所述第五晶体管器件与所述参考电压端子之间。
92.根据权利要求90所述的系统，其中，所述第一VCO输入信号的施加通过将所述第二晶体管或所述第五晶体管中的一个晶体管设置成导通模式同时使另一个晶体管不处于导通模式中，来改变所述输出信号的相位或频率，从而经由所述第一电路路径提供仅通过所述VCO的电流流动，或者提供仅通过所述第二电路路径的电流流动，或者不提供通过所述第一电路路径和所述第二电路路径的电流流动。
93.根据权利要求92所述的系统，进一步包括阻抗器件，所述阻抗器件位于所述第五晶体管器件与所述参考电压端子之间。
94.一种用于调整电子系统中的周期信号的方法，所述电子系统包括锁相环电路，所述方法包括: 提供压控振荡器，所述压控振荡器具有第一输入端子及输出端子，其中所述第一输入端子用于选择输出信号的相位特性和频率特性，并且输出信号在所述输出端子上提供； 产生第一 VCO输入信号,所述第一 VCO输入信号指不在所述VCO输出信号与参考信号之间的相位差、和在所述VCO输出信号与所述参考信号之间是否存在频率差； 将所述第一 VCO输入信号转换为数字字，以调整所述VCO输出信号； 基于输入到数模转换器的所述数字字而产生积分路径输入信号； 提供第一积分路径电 路，所述第一积分路径电路包括第一晶体管器件和低通滤波器； 连接所述低通滤波器以接收所述积分路径输入信号，并向所述第一晶体管器件的第一端子提供所述积分路径输入信号的低通滤波形式，以控制通过所述第一晶体管器件的传导，并从所述第一晶体管器件提供第一调整信号，用于所述VCO输出信号的频率的调整；以及提供比例路径开关电路，所述比例路径开关电路连接在所述电源端子与所述VCO的所述第一输入端子之间，包括: 连接第二晶体管器件，以接收所述第一 VCO输入信号，以控制在所述电源端子与所述VCO的所述第一输入端子之间的传导，以便从所述第二晶体管提供第二调整信号，用于相对于所述参考信号调整所述VCO输出信号的相位；以及 将第三晶体管器件连接到所述低通滤波器，以接收所述积分路径输入信号的滤波后形式，从而控制通过所述第三晶体管器件的传导，其中，通过所述第三晶体管器件的传导来对通过所述第二晶体管器件的电流进行控制。
95.根据权利要求94所述的方法，进一步包括通过连接第四晶体管器件来提供第二积分路径电路，以接收没有被所述低通滤波器滤波的所述积分路径输入信号，使得所述第二积分路径输入信号控制通过所述第四晶体管器件的传导，以从所述第四晶体管器件提供第三调整信号，用于所述VCO输出信号的频率的调整。
96.根据权利要求94所述的方法，包括配置所述比例电路，以提供第一电路路径，电流通过所述第一电路路径从所述电源电压端子流过受所述积分路径输入信号的滤波后形式控制的所述第三晶体管器件、流过受所述第一 VCO输入信号控制的所述第二晶体管器件、并流到所述VC0。
97.根据权利要求96所述的方法，进一步提供受所述第一VCO输入信号控制的第五晶体管以及第二电路路径，电流通过所述第二电路路径从所述电源电压端子流过受所述积分路径输入信号的滤波后形式控制的所述第三晶体管器件、流过受所述第一 VCO输入信号控制的所述第五晶体管器件 、并流到所述参考电压端子。
98.根据权利要求97所述的方法，进一步包括提供阻抗器件，所述阻抗器件位于所述第五晶体管器件与所述参考电压端子之间。
99.根据权利要求97所述的方法，其中，所述第一VCO输入信号的施加通过将所述第二晶体管或所述第五晶体管中的一个晶体管设置成导通模式同时使另一个晶体管不处于导通模式中，来改变所述输出信号的相位或频率，从而经由所述第一电路路径提供仅通过所述VCO的电流流动，或者提供仅通过所述第二电路路径的电流流动，或者不提供通过所述第一电路路径和所述第二电路路径的电流流动。
100.根据权利要求99所述的方法，进一步包括将阻抗器件设置在所述第五晶体管器件与所述参考电压端子之间。
【文档编号】H03L7/08GK103828240SQ201280047265
【公开日】2014年5月28日 申请日期:2012年7月10日 优先权日:2011年7月28日
【发明者】A·皮亚利斯, R·王, R·莫哈德凡, N·亚吉尼, R·卡拉基维茨, R·K·K·唐, S·舍恩, M·安德鲁周, Z·李, N·潘塔莱奥, M·比尚 申请人:英特尔公司